利用硬掩模层的纳米线晶体管制造
【技术领域】
[0001]本说明的实施例总体上涉及纳米线微电子器件的领域，并且更具体地涉及使用至少一个硬掩模形成的纳米线结构，所述硬掩模用以在制造期间防止纳米线沟道的退化。
【背景技术】
[0002]更高的性能、更低的成本、集成电路部件的增长的小型化、以及集成电路的更大的封装密度是微电子产业针对微电子器件的制造的不间断的目标。由于实现了这些目标，微电子器件得以缩放，即变得更小，这增加了对每个集成电路部件的最优性能的需求。
[0003]在微电子器件尺寸缩小至经过15纳米(nm)节点时保持流动性提高和短沟道控制在微电子器件制造中提供了挑战。纳米线可以用于制造提供改进的短沟道控制的微电子器件。例如，娃锗(SixGe1 x)纳米线沟道结构(其中，x〈0.5)在相当大的Eg处提供了流动性增强，这适用于利用较高电压操作的许多常规产品中。此外，硅锗(SixGelx)纳米线沟道(其中，x>0.5)提供了在较低的Eg处增强的流动性(例如，适合于移动/手持领域中的低电压产品)。
[0004]已经尝试了许多不同的技术来制造基于纳米线的器件并改变其大小。然而，在制造均匀的纳米线沟道的领域中仍然需要改进。
【附图说明】
[0005]在说明书的结论部分中特别指出并明确地要求保护本公开内容的主题内容。结合附图并根据以下说明和所附权利要求，本公开内容的前述和其它特征将变得更显而易见。应理解，附图仅描绘了根据本公开内容的几个实施例，并且因此不应被认为是其范围的限制。将通过使用附图来利用附加的特征和细节描述本公开内容，以使本公开内容的优点能够更容易被确定，在附图中:
[0006]图1-14是根据本说明的实施例的形成纳米线晶体管的工艺的斜视图和截面图。
[0007]图15和图16是根据本说明的另一个实施例的形成纳米线晶体管的工艺的斜视图。
[0008]图17是根据本说明的实施例的制造微电子器件的工艺的流程图。
[0009]图18示出了根据本说明的一种实施方式的计算设备。
【具体实施方式】
[0010]在以下【具体实施方式】中，参考附图，其通过说明的方式示出可以实践所要求保护的主题内容的特定实施例。足够详细地描述了这些实施例以使本领域技术人员能够实践主题内容。应理解，各种实施例虽然是不同的，但不一定是互斥的。例如，本文中结合一个实施例所描述的特定特征、结构或特性在不脱离所要求保护的主题内容的精神和范围的情况下，可以实施在其它实施例内。在该说明书中对“一个实施例”或“实施例”的提及意指结合实施例所描述的特定特征、结构或特性包括在本说明内包含的至少一种实施方式中。因此，短语“一个实施例”或“在实施例中”的使用不一定指代同一实施例。另外，要理解，在每个所公开的实施例内的个体元件的位置或布置在不脱离所要求保护的主题内容的精神和范围的情况下可以被修改。因此以下【具体实施方式】不应被理解为限制性意义，并且主题内容的范围仅由被适当解释的所附权利要求、以及为所附权利要求赋予权利的等同物的整个范围来限定。在附图中，在几个附图中相似的附图标记指代相同或相似的元件或功能，并且其中描绘的元件不一定彼此按比例排列，相反，个体元件可以被放大或减小，以便更容易在本说明的上下文中理解这些元件。
[0011]在纳米线晶体管的生产中，可以利用置换栅极工艺，所述工艺需要去除在鳍状物结构之上形成的牺牲栅极电极材料，所述鳍状物结构包括牺牲材料的层和沟道栅极材料层。去除牺牲栅极电极之后可以从沟道栅极材料层之间去除牺牲材料以形成多个堆叠的沟道纳米线，这被称为“纳米线释放工艺”。可以用诸如干法蚀刻、湿法蚀刻、氧化与湿法蚀刻的组合等的蚀刻工艺来实现在置换栅极工艺或纳米线释放工艺中去除牺牲材料。关于干法蚀刻，由于最上层沟道纳米线更多地暴露于离子轰击，所以最上层沟道纳米线受到离子轰击的损害比其它沟道纳米线多(等离子体或无等离子体(plasmaless)工艺)。关于湿法蚀刻和氧化与湿法蚀刻工艺的组合，由于最上层沟道纳米线暴露于氧化和/或蚀刻化学试剂的时间最长，所以最上层沟道纳米线受到的损害比其它沟道纳米线多。因此，去除工艺可能产生不如晶体管中的其它沟道纳米线均匀、可靠的最上层沟道纳米线。
[0012]本说明的实施例包括在至少一个纳米线晶体管的制造期间并入至少一个硬掩模，以帮助保护最上层沟道纳米线使其免受由诸如置换栅极工艺和/或纳米线释放工艺中所使用的那些工艺等的制造工艺产生的损害。至少一个硬掩模的使用可能产生多层堆叠的纳米线晶体管中的大体上无损害的最上层沟道纳米线，这可以提高沟道纳米线的均匀性和整个多层堆叠的纳米线晶体管的可靠性。
[0013]图1-14示出了形成纳米线晶体管的方法。为力求简洁和清晰，将示出单个纳米线晶体管的形成。如图1中所示，可以由任何适合的材料提供或形成微电子衬底110。在一个实施例中，微电子衬底110可以是由可以包括但不限于硅、锗、硅锗或II1- V化合物半导体材料的材料的单晶体组成的体衬底。在其它实施例中，微电子衬底110可以包括设置在体衬底上的绝缘体上硅衬底(SOI)，其中，上层绝缘体层由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料组成。替代地，微电子衬底110可以由体衬底直接形成，并且局部氧化用于形成电绝缘部分来替代上述上层绝缘体层。
[0014]如图1中进一步所示，多个牺牲材料层(如元件122^12?、和1223所示)与多个沟道材料层(如元件124pl242、和1243所示)的交替可以通过任何已知技术(例如，通过外延生长)而形成在微电子衬底110上，以形成分层的堆叠体126。在一个实施例中，牺牲材料层US1USS2IP 1223可以是硅层，并且沟道材料层124pl242、和1243可以是硅锗层。在另一个实施例中，牺牲材料层122pl222、和1223，可以是硅锗层，并且沟道材料层12尖、1242、和1243可以是硅层。尽管已知三个牺牲材料层和三个沟道材料层，但是应该理解，可以使用任何适当数量的牺牲材料层和沟道材料层。
[0015]如图2中所示，硬掩模层130可以形成在最上层沟道材料层1243的顶表面125上。最上层沟道材料层1243可以被定义为距离微电子衬底110最远的沟道材料层。硬掩模层130可以是任何适当的硬掩模材料，包括但不限于硅、多孔硅、非晶硅、氮化硅、氮氧化硅、氧化硅、二氧化硅、碳氧化硅、碳化硅、氧化铝、氧化铪、氧化锆、硅酸钽、氧化镧、聚合物材料等等。硬掩模层130可以由本领域中已知的任何技术形成，所述技术包括但不限于物理气相沉积(PVD)、原子层沉积(ALD)、以及诸如大气压CVD (APCVD)、低压CVD (LPCVD)、和等离子体增强CVD (PECVD)等的化学气相沉积(CVD)的各种实施方式。
[0016]如图3中所示，可以使用常规图案化/蚀刻技术来对分层的堆叠体126 (见图2)和硬掩模层130进行图案化，以形成至少一个鳍状物结构128。例如，可以在沟槽蚀刻工艺期间，例如在浅沟槽隔离(STI)工艺期间对分层的堆叠体126 (见图2)和硬掩模130进行蚀刻，其中，沟槽144可以在形成鳍状物结构128时形成在微电子衬底110中，并且其中，沟槽144可以形成在鳍状物结构128的相对侧上。如本领域的技术人员将理解的，总体上同时地形成多个大体上平行的鳍状物结构128。
[0017]如图4中所示，诸如二氧化硅等的电介质材料结构146可以形成或沉积在靠近微电子衬底110的沟槽144内，以将鳍状物结构128电分离。如本领域技术人员将理解的，形成电介质材料结构146的工艺可以包含多种工艺，包括但不限于对电介质材料进行沉积、对电介质材料进行抛光/平面化、以及对电介质材料进行深蚀刻。
[0018]如图5中所示，间隔体160可以形成在鳍状物结构128和硬掩模层130上并且跨鳍状物结构128和硬掩模层130，并且间隔体160可以相对于鳍状物结构128大体上正交地设置。在实施例中，如将要论述的，间隔体160可以包括在随后的对鳍状物结构128材料和硬掩模层130的处理期间可能有选择性的任何材料。如图5中进一步所示，牺牲栅极电极材料152可以形成在间隔体160内/之间，并且可以形成在鳍状物结构128的位于间隔体160之间的部分周围。在实施例中，牺牲栅极电极材料152可以形成在鳍状物结构128和硬掩模层130的部分周围，并且间隔体160可以在牺牲栅极电极材料152的任一边上。牺牲栅极电极材料152可以包括任何适当的牺牲材料，包括但不限于多晶硅。如图6中所示，可以去除每个鳍状物结构128和硬掩模层130的一部分(牺牲栅极电极材料152和间隔体160的外部)，以暴露微电子衬底110的部分112。可以通过本领域中已知的包括但不限于干法蚀刻工艺的任何工艺来去除每个鳍状物结构1