晶体管内与先进的硅化物形成结合的凹槽式漏极和源极区的制作方法
【专利说明】晶体管内与先进的硅化物形成结合的凹槽式漏极和源极区
[0001 ] 本申请是中国专利申请号为200980143153.9，发明名称为“晶体管内与先进的硅化物形成结合的凹槽式漏极和源极区”，申请日为2009年10月21日的进入中国的PCT专利申请的分案申请。
技术领域
[0002]—般而言，本发明系关于集成电路，且尤系关于通过使用应力源的具有应变沟道区域的晶体管，如，应力覆盖层，在漏极和源极区的应变半导体合金，以提高M0S晶体管的沟道区内的载流子迀移(charge carrier mobility) ο
【背景技术】
[0003]—般来说，半导体生产领域目前实行的许多工艺技术，其中，对于复杂的电路，如微处理器，复杂的存储芯片和之类，由于优越的特点鉴于运行速度和/或功耗和/或成本效益，CMOS技术是最有前途的方法之一。使用CMOS技术在复杂的集成电路的制造，数百万晶体管，g卩，N沟道晶体管和p沟道晶体管形成在包括结晶半导体层的衬底上。M0S晶体管，不论是否考虑N沟道晶体管或P沟道晶体管，包括所谓的PN结(pn-junct1n)，由高掺杂漏极和源极区的界面形成，其带有负或弱掺杂沟道区于漏极区和源极区之间。沟道区的电导率，即导电沟道的驱动电流能力，是由形成在沟道区附近和由薄绝缘层分离之栅电极控制。导电沟道形成后，沟道区的电导率，由于适当的控制电压应用在栅电极，依赖于掺杂浓度，多数载流子迀移率，以及-在晶体管宽度方向的沟道区的给定延伸-在源极和漏极区之间的距离，其也被称为沟道长度。因此，在栅电极控制电压的应用，结合快速创建在绝缘层下的导电沟道的能力，沟道区域的整体导电率大致决定了 M0S晶体管的性能。因此，对于完成运算速度和集成电路包装密度的增加，沟道长度减少是主导设计标准。
[0004]晶体管的尺寸不断缩小，但是，涉及到与此相关的问题必须得到解决，以便不被不适当地偏移通过不断降低M0S晶体管的沟道长度获得的优势。在这方面的一个主要问题是源极和漏极区的低薄板及接触电阻率及所连的任何接触点，并保持沟道可控性。例如，减少沟道长度可能需要栅电极与沟道区域之间的电容耦合的增加，其可能需要栅极绝缘层的厚度减少。目前，二氧化硅基栅绝缘层的厚度是在1到2纳米的范围，其中鉴于降低栅极电介质厚度时，漏电流通常成倍增加，进一步减少可能会不太理想。
[0005]临界尺寸的不断尺寸缩小，即晶体管的栅极长度，必须适应化修改和可能有关上述问题的高度复杂工艺技术的新发展。因此，已被提出通过给定的沟道长度的沟道区域内的载流子迀移率增加，通过提高晶体管元件的沟道导电率改进晶体管的性能，从而比未来的技术提供了实现性能改进的潜力，同时避免或至少推迟如栅极电介质缩放的上述问题。增加载流子迀移率的一个有效机制是沟道区域内的晶格结构的修正，例如，通过在沟道区域附近建立拉伸或压缩应力，以便在沟道区域内产生相应的应变，分别导致电子和电洞修正的迀移率。例如，对于标准的硅衬底创建沟道区域内的拉伸应变增加电子的迀移率，反过来，可以直接转换成电导率相应增加和因此之驱动电流和运行速度。另一方面，沟道区域内的压缩应变可能会增加电洞的迀移率，从而为提高P型晶体管性能的潜力。应力或应变工程的引入集成电路制造是进一步器件世代非常有前途的方法，因为例如应变硅可作为“新”型半导体材料，它可以使快速强大的半导体器件制造不需要昂贵的半导体材料，而许多行之有效的制造技术仍然可以使用。
[0006]依据创建晶体管元件的沟道区域的应变的有前途的方法，形成基本晶体管结构上的电介质材料可提供高应力状态，以在晶体管特别是在其沟道区域中，诱导所需类型的应变。例如，晶体管结构一般由层间电介质材料封闭，其可提供个别晶体管结构所需的机械和电子完整性，并可对额外的布线层的形成提供平台，个别电路元件之间提供电性互连通常是需要的。也就是说，可提供多个布线水平或金属化层，其可包括水平金属线和包括适当的导电材料用以建立电性连接的垂直通孔。因此，要提供适当的接触结构连接实际的电路元件，如晶体管，电容器之类，或带有第一金属化层的其个别部分。为此目的，层间电介质材料必须适当的图案化，以提供连接到电路元件的所需的接触区的个别开口，一般可通过使用蚀刻停止材料结合实际层间电介质材料来完成。
[0007]例如，二氧化硅结合氮化硅是一种行之有效的层间电介质材料，其可在接触开口形成期间，作为有效的蚀刻停止材料。因此蚀刻停止材料，即硅氮化物材料，与基本晶体管结构密切接触，从而可以有效使用于晶体管内诱导应变，特别是在行之有效的具有高内部应力的等离子增强化学气相沉积(化学气相沉积)技术的基础可沉积硅氮化物。例如，内部压缩应力高达2GPa和甚至更高，可通过选择合适的沉积参数沉积硅氮化物。另一方面，通过适当调整工艺参数，适度高的内部拉伸应力水平，可创建lGPa和较高。特别是例如离子轰击的程度，在氮化硅材料的沉积期间。因此，在晶体管元件的沟道区域内造成的应变大小可取决于介质蚀刻停止材料的内部应力水平和应力电介质材料的厚度结合关于沟道区域的高应力介质材料的有效的偏移。因此，鉴于提高晶体管的性能，其需要增加内部应力水平，也提供在晶体管元件附近的高应力电介质材料的数量的提高，同时也定位应力电介质材料尽可能接近沟道区域。然而，通过目前可用的等离子增强化学气相沉积技术的整体沉积能力，氮化硅材料的内应力水平可能受限制，同时通过基本晶体管形貌结构(topography)和邻近的电路元件之间的距离也大致决定有效层厚度。因此，尽管提供显着的优势，对应力传递机制的效率可能显着依赖于工艺和器件的特性，并可能导致对既定标准晶体管具有50纳米栅极长度的设计，减少降低性能增益，因为给定的器件形貌结构和各自的沉积工艺的间隙填充能力结合通过精密的间隔结构造成的来自沟道区域的高应力材料的适度高偏移，可能会降低最终在沟道区域内获得的应变。
[0008]基于这些原因，也有建议通过提供半导体材料，以在相邻的沟道区域可产生所需类型的应变这样的方式，至少在漏极和源极区的部分，改善晶体管(如P-沟道晶体管)性能。对此，经常使用硅/锗混合物或合金，其可通过在硅模板材料上的选择性外延生长技术生长，从而创建硅/锗合金的应变状态，其可在相邻的沟道区域上施加一定的压力，从而在其中创建所需类型的应变。因此，结合覆盖应力电介质材料，P-沟道晶体管可完成高效的应变诱发机制。
[0009]如前所述，在复杂的晶体管元件许多功能最终确定晶体管的整体性能，其中这些因素复杂的相互作用可能很难评估，因此，给定的基本晶体管配置可观察性能的各种变化。例如，通过在其中提供金属硅化物，掺杂硅基半导体区域的导电性可增加，以降低整体片电阻和接触电阻。例如，漏极和源极区可接收金属硅化物，如镍硅化物，镍铂硅化物和之类，从而降低了漏极和源极端和中间沟道区域之间的传导路径的整体串联电阻。同样，金属硅化物可典型形成于栅电极，其可包括多晶硅材料，从而提高电导率和降低信号传输延迟。虽然，鉴于减少其整体电阻，栅电极内的金属硅化物的量增加本身可能是理想的，鉴于相应晶体管元件阈值电压调整，在栅极介电材料下实质完成多晶硅材料的硅化可能是不理想的。因此，有必要维持掺杂多晶硅材料的一定部分直接接触栅介质材料，以提供沟道区域内的定义良好的电子特性，以避免显着的阈值变化，这可能是由在栅电极的部分内大致的全硅化造成。因此，可能难以提供大量的金属硅化物，但可靠地避免多晶硅材料的完全硅化。
[0010]栅电极的其他特性也有可能对整体晶体管的性能有影响。例如，对于晶体管元件不断减少的特征尺寸，减少其栅电极的高度是理想的，但是这通常是有限的，因为通过先进的植入技术，漏极和源极掺杂剖面产生期间需要离子阻断能力。这需要栅极的高度，但是，可能会导致就触点元件增加边缘电容，其可能形成以连接漏极和源极区。因此，对复杂的