述并作为例示的任何实作不需被解读为相较于其其实作为较佳或有利者。再者，本发明无意受到前述技术领域、【背景技术】、
【发明内容】
或下列实施方式中提到的任何明示或暗示的理论所限制。
[0025]—般而言，本发明系关于半导体器件和工艺技术，以(例如)选择地提供凹槽式晶体管配置，而在同一时间使栅电极高度降低，而由于使用创建完全硅化栅电极结构的概率，提供降低阈值的变异。由于，例如，一种类型的器件(如N沟道晶体管)的凹槽式漏极和源极配置，对高应力电介质材料(如介电蚀刻停止层，层间电介质材料等等)以后的沉积可提供增强表面形貌。也就是说，即使在其他器件区域需要减少层的厚度，由于沉积工艺限制的共形沉积能力，凹槽式漏极和源极配置可使该高应力介质材料与沟道区域更紧密。因此，在大致对应沟道区域的高度水平的高度水平，与沟道区域紧密的介质材料的数量可能会增加，其与普遍增强横向应力传递相结合，可对相邻沟道区域的更高的应变提供，从而有助于提高载流子迀移率和从而晶体管的推动电流能力。此外，凹槽式漏极和源极配置还可提供硅化工艺中使用的增加表面积，可因此导致晶体管的接触面积减少薄膜电阻。在同时，虽然硅化工艺之前创建其降低高度，栅电极的实质完整硅化可抑制，而可减少任何阈值变异，同时相比传统的技艺，也保持边缘电容在较低水平。另一方面，凹槽式程度，如果有的话，以应变诱导半导体合金形式形成在漏极和源极区的多余材料的数量的基础上，在P沟道晶体管可调整，从而使栅极的高度有效减少，其中，之前提供的多余的材料的基础上，可调整漏极和源极区的终于取得的水平。因此，半导体合金的应变诱导效应可实质维持，而同时对降低晶体管变异和减少边缘电容也可以提供降低栅极高度与金属硅化物形成的增强可控性。
[0026]将参考图2a_2f详细进一步说明实施例，其中如果合适，还参考图la和lb。
[0027]图2a示意说明半导体器件200的横截面视图，半导体器件200包括衬底201，其上可形成半导体层203。提供埋式绝缘层202时，半导体层203与衬底201结合可至少在器件200的一些器件区域中形成SOI配置。在其他情况下，图2a所示的层202可为实质晶体材料，如衬底201的上部分。此外，如浅沟隔离之类的隔离结构204可以分别对晶体管250a，250b定义相应的有源区203a，203b。例如，晶体管250a可为N沟道晶体管，而晶体管250b可为P沟道晶体管。在所示制造阶段，晶体管250a，250b可包括栅电极251栅极绝缘层252和形成在栅电极251的侧壁的部分的间隔结构255，从而暴露上侧壁部分251s。此外，漏极和源极区254可形成于有源区203a，203b中，其可侧向包围各自的沟道区域253。在一些如图2a所示的实施例中，如果沟道区域253内需要相应的压缩应变，则晶体管250b可以包括应变诱导半导体合金205，如硅/锗合金，硅/锗/锡合金，硅/锡合金之类的。
[0028]在相应的制造技术的基础上，可形成半导体器件200，也参照如器件100所描述。因此，如前所述，在相应的蚀刻和清洗工艺以制备半导体器件200在漏极和源极区254和栅电极251接收金属硅化物时，侧壁部分251s可已经暴露，传统其可在硅化工艺导致一定程度的金属“回绕”，因而可导致中度高扩散率和硅化率。因此，如前所述，增加的硅化率助于晶体管特性的相应的变异。
[0029]图2b示意图说明在先进制造阶段的半导体器件200。如图所示，该器件200暴露在蚀刻环境206，其在适当的化学蚀刻的基础上，在一实施例可建立等离子环境，以对硅材料(有关一■氧化娃，氣化娃，等等)，获取尚度蚀刻选择性。例如，根据完善的技术，间隔结构255可由氮化硅材料组成，可能与以二氧化硅为基础的蚀刻衬垫255a组合。在此种情况下，完善的高选择性蚀刻配方可使用于建立工艺206。举例来说，可使用类似的工艺配方，如图案化栅电极251时通常采用的。因此，在蚀刻工艺206中，栅电极251的材料可选择性移除到间隔结构255，而在同时关于隔离结构204和间隔结构255，可选择性移除漏极和源极区254。因此，相应的凹槽206r，形成于漏极和源极区254中，至少在晶体管250a，而在晶体管250b中，取决于半导体合金205的初始厚度，可得到实质的平面配置，如图所示，而在另一些情况下，一定程度的多余高度仍可维持或可产生凹槽，然而相比于凹槽206r，带有不太明显的深度。凹槽206r可定义为器件区域，其中表面206s可有部分例如中心部分，其高度水平相比栅极绝缘层252和沟道区域253之间的接口的高度水平较低。在蚀刻工艺206，栅电极251的初始高度也降低，以获得降低的栅极高度251r，其可以选择因此间隔结构255可以延伸栅电极251上。因此，有关于仍形成接触元件，降低栅极高度251r使降低的边缘电容，而在同时，在硅化工艺期间可使用的栅电极251的表面面积，可受到间隔结构255限制，从而也降低了整体的硅化率。因此，在以后的生产阶段沉积应力介质材料的基础上，实施有效的应变诱导机制的增强的表面形貌可提供蚀刻工艺206，至少在晶体管250a，硅化工艺的增强的可控性也可提供，其中由于减少边缘电容，另外的降低高度251R提供增强的晶体管性能。另一方面，可以执行工艺206作为非掩模工艺，从而不过度于总体工艺复杂性，例如，在另外的光刻步骤和其他类似方面。蚀刻工艺206可包括额外的清洗配方，例如，湿式化学蚀刻工艺的基础上，为以后的硅化工艺，准备漏极和源极区254和栅电极251的暴露部分。
[0030]图2c示意图说明在先进制造阶段的半导体器件200。如图所示，金属硅化物区域256 (如镍/铂硅化物区域)形成于晶体管250a，250b的漏极和源极区。由于至少晶体管250a的漏极和源极区254的凹槽式，比图lb所示的传统配置，可获得区域256的增加表面面积，从而提高晶体管250a的整体电导率。此外，还有金属硅化物256可定义凹槽式的配置，也就是说，至少表面部分256s可在相比栅极绝缘层252和沟道区域253之间的接口的高度水平较低的高度水平。
[0031]应当明白，任何位置信息将视为相对位置说明，其中使用衬底201作为参考。沟道区域253和金属硅化物区域256形成在衬底201 “上面”，但其中与栅极绝缘层252和沟道区域253之间的接口相比，表面部分256s则“较低”。
[0032]此外，栅电极251包括金属硅化物区域257，其可通过掺杂多晶硅材料251b从栅极绝缘层252隔开。应当明白，由于定义相应的漏极和源极区254的之前的植入工艺，多晶硅材料251d的掺杂程度可能在晶体管250a，250b会有所不同。因此，各自晶体管250a，250b的阈值特性可取决于相应掺硅区域251b。因此，虽然栅电极251的总高度可降低，但可形成定义良好的金硅化物属部分(如区域257)，也保持硅基材料(如材料251b)，以降低实质完全silicidizing初始娃基栅电极材料的可能性，传统其可导致重大的栅极阈值的变异。
[0033]可在行之有效的工艺的基础上，形成金属硅化物区域256和257，在工艺中，可沉积适当的耐火金属(如镍，铂之类)，并且可以通过执行适当的热处理将该耐火金属转换成金属硅化物。此后，行之有效的选择性蚀刻技术的基础上，可移除任何未反应的金属材料，其中如果需要的话，将紧跟附加热处理，用以稳定总体特征。在硅化工艺中，间隔结构255可以可靠地覆盖栅电极251的侧壁，从而避免任何重大的金属“环绕式”，以便可完成硅化工艺的增强的可控性和统一性。因此，可以高度可控的方式，获得金属硅化物区域257所需的厚度。
[0034]图2d根据进一步实施例示意说明半导体器件200，其中漏极和源极区254的凹槽式程度可脱钩栅电极251的减少高度的一定程度。在一实施例，在实质对应于如图2a所示半导体器件200的生产阶段中，可执行蚀刻工艺206a(如等离子蚀刻工艺)，以获得实质的各