一种可扩展的多相位时钟产生系统及方法与流程

本申请涉及电子技术领域，尤其涉及一种可扩展的多相位时钟产生系统及方法。

背景技术：

多相位时钟经常被用在通信、电子等众多领域，比如应用于高速串行收发器，采用多个相位对接收数据进行重复采样，以进行数据恢复等。还可以应用到需要多通道采样或者多通道访问控制的功能模块，以改善电磁环境影响，降低通道间的干扰，提高系统运行的稳定性等。

传统的多相位时钟生成，一般是采用全模拟电路来实现，全模拟电路包括鉴相器、电荷泵、环路滤波器与电压控制延迟线，鉴相器用于对频率输入信号和反馈回来的频率输出信号的相位进行检测并输出相应的检测信号，检测信号为上升或下降信号；电荷泵在检测信号的上升或下降信号的控制下进行充电或放电，并经过环路滤波器后形成控制电压；电压控制延迟线由多级延迟单元串联而成，输入端接收频率输入信号、输出端输出频率输出信号，各级延迟单元分别对输入的信号进行一定的延迟，控制电压能够对电压控制延迟线的各级延迟单元的延迟时间进行调整，并且通过整个环路的负反馈控制，能使得锁定后的频率输出信号和频率输入信号的相位差为一个周期。

但是，采用全模拟电路生成的多相位时钟通道数目有限，不方便相位扩展，且全模拟电路设计难度高，模拟参数调整时间长，需要的芯片面积大，造成芯片成本增加，产品研发的时间周期增加。

技术实现要素：

本申请提供了一种可扩展的多相位时钟产生系统及方法，以解决目前多相位时钟生成的通道数目有限，不方便相位扩展的技术问题。

为了解决上述技术问题，本申请实施例公开了如下技术方案：

第一方面，本申请实施例公开了一种可扩展的多相位时钟产生系统，包括时钟源、时钟单元以及与所述时钟源的输出端一一对应连接的相位时钟单元，其中，

所述时钟单元的时钟输入端与所述相位时钟单元的时钟输入端均与所述时钟源的输出端连接，所述时钟单元的输出端与所述相位时钟单元的输入D端连接。

可选的，所述时钟源包括第一输出端与第二输出端，所述相位时钟单元包括第一相位时钟单元与第二相位时钟单元，其中，

所述时钟单元的时钟输入端与所述第一相位时钟单元的时钟输入端均与所述第一输出端连接，所述时钟单元的相位输出端与所述第一相位时钟单元的输入D端连接；

所述第二相位时钟单元的时钟输入端与所述第二输出端连接，所述第一相位时钟单元的相位输出端与所述第二相位时钟单元的输入D端连接。

可选的，所述时钟单元与第一相位时钟单元集成为一体式结构。

可选的，所述相位时钟单元包括2-4个寄存器，所述寄存器的时钟输入端与所述时钟源的输出端连接；

所述寄存器按照上升沿触发寄存器连接下降沿触发寄存器的顺序依次串联。

可选的，所述相位时钟单元包括第一级寄存器、第二级寄存器、第三级寄存器与第四级寄存器，所述第一级寄存器与第三级寄存器为上升沿触发的寄存器，所述第二级寄存器与第四级寄存器为下降沿触发的寄存器；

所述第一级寄存器、第二级寄存器、第三级寄存器与第四级寄存器的时钟输入端均与所述时钟源的输出端连接；

所述第一级寄存器的相位输出端与所述第二级寄存器的输入D端连接，所述第二级寄存器的相位输出端与所述第三级寄存器的输入D端连接，所述第三级寄存器的相位输出端与所述第四级寄存器的输入D端连接。

可选的，所述第二相位时钟单元中第一级寄存器的输入D端与所述第一相位时钟单元中第一级寄存器的相位输出端连接。

可选的，所述第一相位时钟单元中第一级寄存器的输出QN端与所述第一级寄存器的输入D端连接。

可选的，所述时钟源输出的时钟频率为所述相位时钟单元输出时钟频率的2倍，所述时钟单元输出的时钟频率与所述相位时钟单元输出的时钟频率相同。

第二方面，本申请实施例公开了一种可扩展的多相位时钟产生方法，所述方法包括：

通过时钟源产生多个不同相位的时钟，并将不同相位的时钟分别发送至对应的相位时钟单元；

所述相位时钟单元接收所述时钟源产生的时钟，并对所述时钟进行相位扩展。

可选的，所述相位时钟单元接收时钟源产生的时钟，并对所述时钟进行相位扩展，包括：

所述相位时钟单元的寄存器分别对时钟的上升沿与下降沿进行采样；

获得采样数据后，所述相位时钟单元的寄存器分别输出相差90度相位的相位时钟。

与现有技术相比，本申请的有益效果为：

本申请实施例提供了一种可扩展的多相位时钟产生系统及方法，该系统包括时钟源、时钟单元以及与时钟源的输出端一一对应连接的相位时钟单元，其中，时钟单元的时钟输入端与相位时钟单元的时钟输入端均与时钟源的输出端连接，时钟单元的输出端与相位时钟单元的输入D端连接。本申请提供的可扩展的多相位时钟产生系统通过时钟单元与相位时钟单元将时钟源输出的时钟进行相位扩展，可扩展性强，可以扩展到支持16相位、32相位，甚至于更多时钟相位等；而且该系统结构简单，可以简化多相位时钟设计复杂度，能够在很大程度上降低时钟源设计的规格需求，减少设计成本。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

附图说明

为了更清楚地说明本申请的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种可扩展的多相位时钟产生系统的结构示意图；

图2为本发明实施例提供的一种可扩展的多相位时钟产生系统中时钟单元的结构示意图；

图3为本发明实施例提供的一种可扩展的多相位时钟产生系统中时钟单元的等效结构示意图；

图4为本发明实施例提供的一种可扩展的多相位时钟产生系统中相位时钟单元的结构示意图；

图5为本发明实施例提供的一种可扩展的多相位时钟产生系统中相位时钟单元的等效结构示意图；

图6为本发明实施例提供的可扩展的多相位时钟产生系统的一个实施例的结构示意图；

图7为图6中可扩展的多相位时钟产生的仿真波形图；

图8为本发明实施例提供的可扩展的多相位时钟产生系统的一个实施例的等效结构示意图；

图9为本发明实施例提供的一种可扩展的多相位时钟产生方法的流程图。

具体实施方式

为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

参加图1，为本发明实施例提供的一种可扩展的多相位时钟产生系统的结构示意图。

本申请实施例提供的可扩展的多相位时钟产生系统包括时钟源、时钟单元以及与时钟源的输出端一一对应连接的相位时钟单元，其中，

时钟单元的时钟输入端与相位时钟单元的时钟输入端均与时钟源的输出端连接，用于接收时钟源输出的时钟；时钟单元的输出端与相位时钟单元的输入D端连接，用于产生0相位的初始时钟，触发相位时钟单元工作。

如图2所示，时钟单元为一个寄存器，它的作用是产生一个基础频率和相位的时钟，其之后的相位时钟单元都在它的基础上去作采样延时，从而生成多个相位的时钟。时钟单元包括时钟输入端(CK)、输入端(D)、相位输出端(Q)与输出端(QN)，时钟单元的CK端连接时钟源的输出端，时钟单元的QN端连接到寄存器的输入D端,其作用是在每个时钟源时钟(PLL时钟)上升沿的时候把QN端连接到D端，且每次取反，因此，总共需要2个PLL时钟周期形成了时钟单元输出完整的信号周期，即会产生一个2分频的时钟信号。也就是说，时钟单元的输出时钟频率是时钟源输出时钟频率的一半。因相位时钟单元的输入D端连接时钟单元的相位输出端，故，相位时钟单元输出的时钟频率与时钟单元输出的时钟频率相同。

因寄存器的QN端为Q端的取反输出，因此，可将时钟单元的结构框图等效为图3，将寄存器的输出端Q经过一个反向器，连接到寄存器的输入端D，同样能起到产生2分频时钟信号的作用。

因相位时钟单元与时钟源的输出端一一对应连接，因此，以时钟源有两个输出端为例。本申请提供的可扩展的多相位时钟产生系统包括时钟源、一个时钟单元以及与时钟源的输出端一一对应连接的第一相位时钟单元与第二相位时钟单元，其中，

时钟源包括第一输出端与第二输出端，第一输出端输出的时钟clka与第二输出端输出的时钟clkb之间存在相位差。时钟单元的时钟输入端CK与第一相位时钟单元的时钟输入端CK均与时钟源的第一输出端连接，时钟单元的相位输出端Q与第一相位时钟单元的输入D端连接；第二相位时钟单元的时钟输入端CK与时钟源的第二输出端连接，第一相位时钟单元的输出端Q与第二相位时钟单元的输入D端连接。

时钟单元接收时钟源的第一输出端输出的时钟clka，将时钟处理后输出1/2频率的初始时钟，第一相位时钟单元接收时钟单元输出的初始时钟与第一输出端输出的时钟clka后，输出2-4个相位的时钟，并将一个相位的时钟作为初始时钟输出至第二相位时钟单元。第二相位时钟单元接收第一相位时钟单元输出的相位时钟与第二输出端输出的时钟clkb后，输出2个相位的时钟。如此，可将2个相位时钟扩展为4-8个相位时钟。

相位时钟单元一般包括2-4个寄存器，寄存器按照上升沿触发寄存器连接下降沿触发寄存器的顺序依次串联，且寄存器的时钟输入端CK与时钟源的输出端连接。

如图4所示，以相位时钟单元包含4个寄存器为例进行说明。相位时钟单元包括第一级寄存器、第二级寄存器、第三级寄存器与第四级寄存器，第一级寄存器与第三级寄存器为上升沿触发的寄存器，第二级寄存器与第四级寄存器为下降沿触发的寄存器。第一级寄存器、第二级寄存器、第三级寄存器与第四级寄存器的时钟输入端CK均与时钟源的一个输出端连接，如第一级寄存器、第二级寄存器、第三级寄存器与第四级寄存器的时钟输入端CK均连接时钟源的第一输出端，接收时钟clka。

时钟单元的相位输出端或前一相位时钟单元的相位输出端与第一级寄存器的输入D端连接，第一级寄存器的相位输出端与第二级寄存器的输入D端连接，第二级寄存器的相位输出端与第三级寄存器的输入D端连接，第三级寄存器的相位输出端与第四级寄存器的输入D端连接，即第一级寄存器对时钟单元或前一相位时钟单元输出的时钟信号进行采样，输出时钟出clk_a0；第二级寄存器对第一级寄存器输出的时钟clk_a0进行采样，输出时钟clk_a1；第三级寄存器对第二级寄存器输出的时钟clk_a1进行采样，输出时钟clk_a2；第四级寄存器对第三级寄存器输出的时钟clk_a2进行采样，输出时钟clk_a3。

因时钟源PLL输出时钟频率为第一级寄存器输出时钟频率的2倍，且第二级寄存器是用PLL输出时钟的下降沿去采样第一级寄存器的输出时钟，故第二级寄存器输出时钟与第一级寄存器输出时钟的相位差为90度。因此，第一级寄存器输出0度相位的时钟clk_a0，第二级寄存器输出90度相位的时钟clk_a1，第三级寄存器输出180度相位的时钟clk_a2，第四级寄存器输出270度相位的时钟clk_a3。

因为0度与180度、90度与270度互为反向关系，且寄存器的QN端为寄存器Q端的反向输出，故相位时钟单元的结构可以简化为如图5所示的结构。相位时钟单元总共包括2个寄存器，第一级寄存器在clka的时钟上升沿采样数据，输出端Q对应输出0相位的时钟clk_a0，输出端QN对应输出180度相位的时钟clk_a2；第二级寄存器在clka的时钟下降沿采样数据，输出端Q对应输出90度相位的时钟clk_a2，输出端QN对应输出270度相位的时钟clk_a3。

也可以是，第一级寄存器在clka的时钟上升沿采样数据，输出端Q对应输出0度相位的时钟clk_a0，在输出端Q上连接一个反向器，反向器对应输出180度相位的时钟clk_a2；第二级寄存器在clka的时钟下降沿采样数据，输出端Q对应输出90度相位的时钟clk_a1，在输出端Q上连接一个反向器，反向器对应输出270度相位的时钟clk_a3。

只要保证时钟源输出的相位时钟之间的相位差小于90度，在第一相位时钟单元后面连接第二相位时钟单元时，可以是第二相位时钟中第一寄存器的输入D端连接时钟单元的相位输出端，第一级寄存器分别接收时钟单元输出的初始时钟与时钟源第二输出端输出的时钟clkb，采样数据后输出0度相位的时钟clk_b0；也可以是第二相位时钟单元中第一寄存器的输入D端连接第一相位时钟单元中第一级寄存器的相位输出端，第二相位时钟单元中第一级寄存器分别接收第一相位时钟单元中第一级寄存器输出的0度相位时钟clk_a0与时钟源第二输出端输出的时钟clkb，采样数据后输出0度相位的时钟clk_b0。

也可以将时钟单元与第一相位时钟单元集成为一体式结构，即将时钟单元与第一相位时钟单元的第一级寄存器集成在一起。具体地，第一相位时钟单元中第一级寄存器的时钟输入端连接时钟源的第一输出端，接收时钟clka，第一级寄存器的输出端QN连接第一级寄存器的输入D端，相当于第一级寄存器产生了一个2分频的时钟信号，该时钟信号由第一级寄存器的输出端Q输出；第一相位时钟单元之后的相位时钟单元中第一级寄存器的输入D端均连接第一相位时钟单元的相位输出端。

也可以将每个相位时钟单元中第一级寄存器的输出端QN连接输入D端，且相位时钟单元之间相互独立、不连接。

也可以将时钟单元与相位时钟单元组成一个相位扩展模块，每个相位扩展模块与时钟源的输出端一一对应连接。具体地，第一相位扩展模块与时钟源的第一输出端连接，第二相位扩展模块与时钟源的第二输出端连接，依次类推，且相位扩展模块之间相互独立、不连接。

本申请实施例以1个时钟单元与4个相位时钟单元，产生16相位时钟进行举例：

如图6所示，调用一个时钟源(PLL模块)，要求其可以输出4相位时钟，分别为clka，clkb，clkc，clkd，四个相位时钟频率相同，它们的相位关系分别为0度，22.5度，45度，67.5度，将0度相位的时钟clka接入时钟单元的时钟输入端CK与第一相位时钟单元中第一级寄存器、第二级寄存器、第三级寄存器与第四级寄存器的时钟输入端CK，时钟单元的相位输出端Q连接第一级寄存器的输入D端，第一级寄存器的相位输出端Q连接第二级寄存器的输入D端，第二级寄存器的相位输出端Q连接第三级寄存器的输入D端，第三级寄存器的相位输出端Q连接第四级寄存器的相位输出端；将22.5度相位的时钟clkb接入第二相位时钟单元中第一级寄存器、第二级寄存器、第三级寄存器与第四级寄存器的时钟输入端CK，第一相位时钟单元中第一级寄存器的相位输出端Q连接第二相位时钟单元中第一级寄存器的输入D端，依次串联连接第二相位时钟单元的第一级寄存器、第二级寄存器、第三级寄存器与第四级寄存器。

之后按照如此顺序，将45度相位的时钟clkc接入第三相位时钟单元的时钟输入端CK，第二相位时钟单元中第一级寄存器的相位输出端Q连接第三相位时钟单元中第一级寄存器的输入D端；将67.5度相位的时钟clkd接入第四相位时钟单元的时钟输入端CK，第三相位时钟单元中第一级寄存器的相位输出端Q连接第四相位时钟单元中第一级寄存器的输入D端。如此将PLL模块、时钟单元、第一相位时钟单元、第二相位时钟单元、第三相位时钟单元与第四相位时钟单元连接起来。

系统线路连接完成后，第一相位时钟单元产生的相位时钟相位依次为0度，90度，180度，270度；第二相位时钟单元产生的相位时钟相位依次为0+22.5度(22.5度)，90+22.5度(112.5度)，180+22.5度(202.5度)，270+22.5度(292.5度)；第三相位时钟单元产生的相位时钟相位依次为0+45度(45度)，90+45度(135度)，180+45度(225度)，270+45度(315度)；第四相位时钟单元产生的相位时钟相位依次为0+67.5度(67.5度)，90+67.5度(157.5度)，180+67.5度(47.5度)，270+67.5度(337.5度)。如此，将PLL模块产生的0度、22.5度、45度、67.5度相位时钟扩展为0度、22.5度、45度、67.5度、90度、112.5度、135度、157.5度、180度、202.5度、225度、247.5度、270度、292.5度、315度、337.5度相位时钟，大大扩展了相位通道。

由上述可知，时钟单元与相位时钟单元输出的时钟频率为时钟源输出时钟频率的一半，因此，PLL模块、第一相位时钟单元第二相位时钟单元、第三相位时钟单元与第四相位时钟单元输出的时钟信号波形如图7所示。

在具体实施的时候，可以将时钟单元与第一相位时钟单元集成在一起，变成如图8所示的电路结构。

本申请实施例提供的可扩展的多相位时钟产生系统通过一个时钟单元与至少一个相位时钟单元产生多相位时钟输出能力，采用全数字逻辑实现的方式，对PLL等多相位时钟的时钟源进行有效地扩展相位，在很大程度上降低了PLL等时钟源的设计难度，减少了设计成本；且该系统结构简单，可扩展性强，方便设计者扩展更多的时钟相位，比如可以扩展到支持16相位，32相位，甚至于更多的时钟相位等；另外，本申请采用一个统一的时钟源，然后各个相位时钟单元都是采用跟随的方式，从而保证了相位时钟相位的准确性，满足了高精度应用需求；还有，本申请相位时钟单元的输出时钟频率仅为时钟源输出时钟频率的一半，整个系统可以运行到更高的时钟频率，以产生更高频率的多相位时钟输出能力。

基于本申请实施例提供的可扩展的多相位时钟产生系统，本申请实施例还提供了一种可扩展的多相位时钟产生方法。

如图9所示，本申请实施例提供的可扩展的多相位时钟产生方法包括：

S100：通过时钟源产生多个不同相位的时钟，并将不同相位的时钟分别发送至对应的相位时钟单元。

时钟源可产生多个频率相同、相位不同的时钟信号，将多个时钟信号分别接入到与之一一对应连接端相位时钟单元。同时，将时钟信号接入时钟单元中，时钟单元根据时钟信号差生一个2分频的时钟信号，其输出的时钟频率为时钟源输出时钟频率的一半。

S200：所述相位时钟单元接收所述时钟源产生的时钟，并对所述时钟进行相位扩展。

相位时钟单元接收到时钟信号后，相位时钟单元中的寄存器分别在时钟信号的上升沿与下降沿采样数据，产生延迟，分别输出相差90度相位的相位时钟。

需要说明的是，在本说明书中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体与另一个实体区分开来，而不一定要求或暗示这些实体之间存在任何这种实际的关系或顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的电路结构不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种电路结构所固有的要素。在没有更多限制的情况下，有语句“包括一个……”限定的要素，并不排除在包括所述要素的电路结构中还存在另外的相同要素。

本领域技术人员在考虑说明书及实践这里发明的公开后，将容易想到本申请的其他实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由权利要求的内容指出。

以上所述的本申请实施方式并不构成对本申请保护范围的限定。