本发明涉及现代通信与导航领域，具体涉及一种高精度B码解析方法及模块。
背景技术：
现有技术中，传统的IRIG-B码解码器采用微处理器设计，器件较多，结构较复杂，尤其是在受到外界干扰的情况下，会出现死机等故障，同时存在体积大、功耗大、精度低等缺陷。
技术实现要素：
本发明的目的是针对现有技术中的不足，提供一种高精度B码解析方法及模块，其结构简单、精度高。
为实现上述目的，本发明公开了如下技术方案：
如图1所示，一种高精度B码解析方法，在获取IRIG-B码后，执行如下步骤：
提取PPS信号：设计一个屏蔽信号sign，在PPS到来的前1ms打开，在其通过后的1ms关闭，那么同步脉冲SYN-PPS将是sign与进入的IRIG-B信号“与”的结果，利用这种组合逻辑实现PPS信号的同步提取；
提取时间信息：译码模块在控制信号count的控制下对B(DC)码采样模块输出的数据进行判断，当为“1110”时，对应的码元信息为‘P’；当为“0000”时，对应的码元信息为‘0’；当为“1100”时，对应的码元信息为‘1’，并按照秒、分、时、天、TOD在B(DC)码中所对应的码元位置进行相应的组合，通过获得的2进制数据计算得出天、时、分、秒实际时间信息。
进一步地，提取PPS信号时，当检测到PPS异常时进行系统的复位。
本发明还公开一种应用前述方法的高精度B码解析模块，采用FPGA设计解码器。
本发明公开的一种高精度B码解析方法及模块，具有以下有益效果：
本发明采用FPGA设计的解码器集成度高、设计灵活方便，在很大程度上解决了现有技术中体积大，功耗大，精度低的问题。同时满足对高精度时间同步的要求,具有一定的实用价值。
附图说明
图1是本发明的原理框图。
具体实施方式
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
一种高精度B码解析方法，在获取IRIG-B码后，执行如下步骤：
提取PPS信号：设计一个屏蔽信号sign，在PPS到来的前1ms打开，在其通过后的1ms关闭，那么同步脉冲SYN-PPS将是sign与进入的IRIG-B信号“与”的结果，利用这种组合逻辑实现PPS信号的同步提取；
提取时间信息：译码模块在控制信号count的控制下对B(DC)码采样模块输出的数据进行判断，当为“1110”时，对应的码元信息为‘P’；当为“0000”时，对应的码元信息为‘0’；当为“1100”时，对应的码元信息为‘1’，并按照秒、分、时、天、TOD在B(DC)码中所对应的码元位置进行相应的组合，通过获得的2进制数据计算得出天、时、分、秒实际时间信息。
进一步地，提取PPS信号时，当检测到PPS异常时进行系统的复位。
本发明还公开一种应用前述方法的高精度B码解析模块，采用FPGA设计解码器。
以上所述仅是本发明的优选实施方式，而非对其限制；应当指出，尽管参照上述各实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，其依然可以对上述各实施例所记载的技术方案进行修改，或对其中部分或者全部技术特征进行等同替换；而这些修改和替换，并不使相应的技术方案的本质脱离本发明各实施例技术方案的范围。