本实用新型属于功率放大器技术领域，尤其涉及基于FIR数字滤波器原理的数字幅频均衡功率放大器装置。
背景技术：
在声音的拾取过程及通过音响设备的传送过程中,由于设备或器件的原因,导致其幅度对频率的响应往往不一致,这样经放大器输出后,就达不到原来的听觉效果。数字均衡放大器就是一个改善音频频率响应的放大器设备。为了达到改善音频频率响应，解决幅度对频率的响应不一致的问题，一般采用自适应滤波器和IIR数字滤波器的方法，但是自适应滤波器结构复杂，计算繁琐占用资源多，而IIR数字滤波器虽然设计简单能够以较低的阶数实现滤波，但它具有非线性相位，且其传递函数存在极点，所以容易引起自激振荡，稳定性差，对滤波器的精度要求较高。
技术实现要素：
本实用新型的目的是提供一种基于FPGA，采用FIR数字滤波器方案的数字幅频均衡功率放大器装置。不仅降低了数字幅频均衡功率放大器系统的复杂度，而且提高了稳定性与集成度，减小了系统的复杂程度。
为实现上述目的，本实用新型采用的技术方案是：基于FIR数字滤波器原理的数字幅频均衡功率放大器装置，包括依次连接的信号预处理模块、前级放大模块、数字幅频均衡模块、DAC后级滤波模块和功率放大模块，与数字幅频均衡模块连接的FPGA模块，以及与FPGA模块连接的触摸屏模块。
在上述的基于FIR数字滤波器原理的数字幅频均衡功率放大器装置中，FPGA模块采用主控芯片FPGA，主控芯片FPGA为ALTERA公司的EP4CE40F23C8芯片，片内嵌入了NIOSⅡ嵌入式处理器。
在上述的基于FIR数字滤波器原理的数字幅频均衡功率放大器装置中，信号预处理模块包括衰减模块和带阻网络模块；衰减模块采用π型衰减网络衰减100倍；带阻网络模块采用无源形式。
在上述的基于FIR数字滤波器原理的数字幅频均衡功率放大器装置中，前级放大模块采用两级运放级联放大，第一级采用TI公司的低功耗精密仪表放大器INA128，设置增益为200倍；第二级采用TI公司的高精度低噪声运算放大器OPA227，设置增益为3倍，均采用同向放大接法。
在上述的基于FIR数字滤波器原理的数字幅频均衡功率放大器装置中，数字幅频均衡模块包括AD采样模块和DA转换模块；AD采样模块采用TI公司的16位250KHz ADS8505芯片；DA转换模块采用TI公司的DAC904芯片。
在上述的基于FIR数字滤波器原理的数字幅频均衡功率放大器装置中，DAC后级滤波模块采用美信公司的八阶低通椭圆开关电容滤波器芯片MAX297与TI公司的OPA4228与OPA2227精密运算放大器。
在上述的基于FIR数字滤波器原理的数字幅频均衡功率放大器装置中，功率放大模块包括预放大模块和功率放大器；预放大模块采用ADI公司的差动运算放大器AD844；功率放大器采用AB类功率放大器，并选用高电压、大电流、低导通电阻型MOSFET，IRF264与IRF9540芯片。
在上述的基于FIR数字滤波器原理的数字幅频均衡功率放大器装置中，显示屏模块采用MD070SD电阻式触摸屏，由主控芯片FPGA电路驱动显示预设的截止频率与增益。
本实用新型的有益效果是：采用FIR数字滤波器实现信号幅频均衡，FIR数字滤波器采用非递归结构，可以得到严格的线性相位，运算误差较小，且传递函数不存在极点，稳定性好，能够简化整个系统；同时，利用FPGA的高集成度与可编程特性，应用Verilog硬件描述语言使设计更加灵活，不仅缩短了设计周期，而且可实现复杂的数字电路系统，FPGA可同时控制数字幅频均衡模块、DAC后级滤波模块以及触摸屏模块并高度整合，使整个数字幅频均衡功率放大器装置集成度高且结构简单，并且在电路设计中采用了滤波、去耦、噪声隔离、电磁屏蔽等技术，提高了数字幅频均衡功率放大器装置的精度和可靠性，系统通频带可达20Hz～20KHz，输出功率可达到10W，电路效率达66％。整个系统外围硬件电路采用低功耗芯片，整体功耗极低，性能稳定，简化了系统复杂程度，人机交互友好。
附图说明
图1为本实用新型一个实施例的结构框图；
图2为本实用新型一个实施例带阻网络电路图；
图3为本实用新型一个实施例的前级放大电路图；
图4为本实用新型一个实施例的AD转换电路图；
图5为本实用新型一个实施例的DA转换电路图；
图6为本实用新型一个实施例的DAC后级滤波电路图；
图7为本实用新型一个实施例的功率放大电路图；
图8为本实用新型一个实施例的FIR数字滤波器电路图；
图9为本实用新型一个实施例的软件流程图。
具体实施方式
下面结合附图对本实用新型的实施方式进行详细描述。
所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本实用新型，而不能解释为对本实用新型的限制。
下文的公开提供了许多不同的实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。它们仅仅为示例，并且目的不在于限制本实用新型。此外，本实用新型可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本实用新型提供了各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其它工艺的可应用性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
本实用新型的描述中，需要说明的是，除非另有规定和限定，术语“相连”“连接"应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于相关领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
本实施例采用的技术方案如下：基于FIR数字滤波器原理的数字幅频均衡功率放大器装置，包括依次连接的信号预处理模块、前级放大模块、数字幅频均衡模块、DAC后级滤波模块和功率放大模块，与数字幅频均衡模块连接的FPGA模块，以及与FPGA模块连接的触摸屏模块。
进一步，FPGA模块采用主控芯片FPGA，主控芯片FPGA为ALTERA公司的EP4CE40F23C8芯片，片内嵌入了NIOSⅡ嵌入式处理器。
进一步，信号预处理模块包括衰减模块和带阻网络模块；衰减模块采用π型衰减网络衰减100倍；带阻网络模块采用无源形式。
进一步，前级放大模块采用两级运放级联放大，第一级采用TI公司的低功耗精密仪表放大器INA128，设置增益为200倍；第二级采用TI公司的高精度低噪声运算放大器OPA227，设置增益为3倍，均采用同向放大接法。
进一步，数字幅频均衡模块包括AD采样模块和DA转换模块；AD采样模块采用TI公司的16位250KHz ADS8505芯片；DA转换模块采用TI公司的DAC904芯片。
进一步，DAC后级滤波模块采用美信公司的八阶低通椭圆开关电容滤波器芯片MAX297与TI公司的OPA4228与OPA2227精密运算放大器。
进一步，功率放大模块包括预放大模块和功率放大器；预放大模块采用ADI公司的差动运算放大器AD844；功率放大器采用AB类功率放大器，并选用高电压、大电流、低导通电阻型MOSFET，IRF264与IRF9540芯片。
更进一步，显示屏模块采用MD070SD电阻式触摸屏，由主控芯片FPGA电路驱动显示预设的截止频率与增益。
具体实施时，如图1所示，基于FIR数字滤波器原理的数字幅频均衡功率放大器装置，数字幅频均衡功率放大器装置包括信号预处理模块、前级放大模块、数字幅频均衡模块、DAC后级滤波模块、FPGA模块以及触摸屏模块；信号预处理模块输出与前级放大模块输入相连，前级放大模块输出与数字幅频均衡模块输入相连，数字幅频均衡模块输出与DAC后级滤波模块输入相连，DAC后级滤波模块输出与功率放大模块输入相连，FPGA模块同时与触摸屏模块、数字幅频均衡模块相连。
信号预处理模块用于模拟信号传输过程中频响导致的损失；
前级放大模块用于对小信号进行放大；
数字幅频均衡模块用于对模拟损失后的信号实现幅频均衡；
DAC后级滤波模块用于滤去前级DAC引入的高次谐波；
功率放大模块用于对信号进行功率放大以驱动外设；
FPGA模块用于信号处理与控制；
触摸屏模块用于控制与显示幅频特性曲线。
而且，FPGA模块采用主控芯片FPGA，主控芯片FPGA为ALTERA公司的EP4CE40F23C8芯片，片内嵌入了NIOSⅡ嵌入式处理器。
而且，信号预处理模块包括衰减模块和带阻网络模块；衰减模块采用π型衰减网络衰减100倍，带阻网络模块采用无源形式。
而且，前级放大模块采用两级运放级联放大，第一级采用TI公司的低功耗精密仪表放大器INA128，设置增益为200倍；第二级采用TI公司的高精度低噪声运算放大器OPA227，设置增益为3倍，均采用同向放大接法；
而且，数字幅频均衡模块包括AD采样模块和DA转换模块；AD采样模块采用TI公司的16位250KHz ADS8505芯片；DA转换模块采用TI公司的DAC904芯片；
而且，DAC后级滤波模块采用美信公司的八阶低通椭圆开关电容滤波器芯片MAX297与TI公司的OPA4228与OPA2227精密运算放大器；
而且，功率放大模块包括预放大模块与功率放大模块；预放大模块采用ADI公司的差动运算放大器AD844；所述功率放大模块采用AB类功率放大器，并选用高电压、大电流、低导通电阻型MOSFET，IRF264与IRF9540芯片；
而且，显示屏模块采用MD070SD电阻式触摸屏，并由主控芯片FPGA电路驱动显示预设的截止频率与增益。
如图1所示，本实施例的主控芯片是FPGA，FPGA芯片ALTERA公司的EP4CE40F23C8，该芯片具有丰富的逻辑资源并且内嵌NIOSⅡ嵌入式处理器，能够实现复杂的算法。本系统通过FPGA，实现了对数字幅频均衡模块的控制、DAC后级滤波模块的控制、数据处理、数字滤波器的搭建以及控制显示屏显示频谱等其他信息。本实施例采用MD070SD电阻式触摸屏，并由FPGA电路驱动显示。显示屏显示的内容包括：输出信号的频率特性曲线。
如图2所示，本实施例的带阻网络采用无源滤波器形式，电容采用铝电解电容，以10KHz输出信号为基准，最大衰减≥10dB。
如图3所示，本实施例的前级放大模块采用两级级联放大，第一级采用INA128芯片放大200倍，第二级采用OPA227芯片放大3倍；
如图4、5所示，本实施例的数字幅频均衡模块包括AD、DA转换模块，其中AD模块将模拟量转换为数字量并输入FPGA处理，FPGA将经过FIR数字滤波器处理后的信号经过DA模块输出；
如图6所示，本实施例的DAC后级滤波模块利用八阶椭圆开关电容滤波器芯片MAX297滤去前级DAC904引入的高次谐波，其截止频率取决于输入时钟，在MAX297后接带通滤波器以滤去时钟带来的噪声；
如图7所示，本实施例的功率放大模块电路，采用甲乙类功放，兼有甲类失真小和乙类效率高的特点，但是需要调节电路中的静态工作点以避免交越失真。
如图8所示，本实施例的FIR数字滤波器电路，一般的FIR滤波器的系统函数如公式(1)：
冲激响应如公式(2)：
式中，y[n]和x[n]分别表示输出和输入序列，h[m]是滤波器系数，N是滤波器阶数。由图4可见，N阶FIR滤波器要用N+1个系数表示，通常需要用N+1个乘法器和N个双输入加法器来实现，即在FPGA内需完成相应的乘加运算。并行FIR滤波器具有速度快、易于设计的特点，但滤波器阶数较高时需要占用大量的资源，采用串行优化算法可减少资源占用量。
如图9所示，本实施例的测试软件流程图。
本实施例实际测试中，选用RIGOL DP832直流稳压稳流电源，Tektronix TDS 1002 60MHz数字存储示波器，RIGOL DG1022双通道函数/任意波形发生器进行测试。实际测试中经过数字幅频均衡处理后，以10KHz时输出信号电压幅度为基准，通频带20Hz-20KHz内的电压幅度波动在±1..5dB内。
应当理解的是，本说明书未详细阐述的部分均属于现有技术。
虽然以上结合附图描述了本实用新型的具体实施方式，但是本领域普通技术人员应当理解，这些仅是举例说明，可以对这些实施方式做出多种变形或修改，而不背离本实用新型的原理和实质。本实用新型的范围仅由所附权利要求书限定。