高速和宽范围电平偏移器的制作方法

文档序号：18247026发布日期：2019-07-24 09:25阅读：152来源：国知局

本公开的实施例总体涉及电压电平偏移器，并且更具体地，涉及用于锁相环(PLL)的电压电平偏移器。

背景技术：

电子系统包括各种电子器件，诸如PLL和输入/输出(I/O)器件。这些器件可以电耦合，并且在不同的电压域中操作。为了支持所有的这些器件，电压电平偏移器被广泛用于在不同电压域之间偏移。常规电平偏移器包括交叉耦合的架构电路。然而，这些常规电平偏移器仅可以以低于100MHz的低速操作。

技术实现要素：

本公开的实施例提供一种装置和电子系统。装置包括第一推挽电路、第一反相器、第二推挽电路和第三推挽电路。第一推挽电路可操作为接收第一电压域的输入信号并且提供第二电压域的第一中间信号。第二电压域不同于第一电压域。第一反相器可操作为基于第一中间信号提供第二电压域的反相信号。第二推挽电路可操作为基于输入信号和反相信号中的至少一个提供第二电压域的第二中间信号。第三推挽电路可操作为基于第一中间信号和第二中间信号中的至少一个提供输出电压信号。输出电压信号跟随反相信号。

可以理解，本部分内容并不旨在于识别本公开的实现方式的关键或必要特征，也不旨在于用于限制本公开的范围。本公开的其它一些特征根据下面的描述将变得易于理解。

附图说明

本公开的上述和其它对象、特征和优势将根据本公开的更为具体的描述的示例实施例和附图而变得明显，其中在本公开的示例实施例中，相似的数字经常用于表示相似的部件。

图1示出了根据本公开的一个实施例的示例电子系统的环境；

图2示出了常规电平偏移器的示例；

图3示出了图2的常规电平偏移器的变形例；

图4示出了根据本公开的一个实施例的电平偏移器；

图5示出了图4所示的电平偏移器的变形例；

图6示出了根据本公开的另一实施例的电平偏移器；以及

图7示出了图6所示的电平偏移器的变形例。

具体实施方式

在下文中，本公开将参考多个实施例进行论述。可以理解，这些实施例的论述用于使得本领域的普通技术人员更好地理解并且由此实施本公开，而非暗指对本公开的内容的任何限制。

如本文所使用的那样，术语“包括”及其变体可以解释为开放式的含义“包括但不限于”。术语“基于”应该被理解为“至少部分地基于”。术语“实施例”或“一个实施例”应该被理解为“至少一个实施例”。术语“另一个实施例”要被解读为“至少一个其他实施例”。术语“第一”、“第二”等等可以指代不同的或相同的对象。术语“原生晶体管(native transistor)”可以指代各种金属氧化物半导体场效应晶体管(MOSFET)，其处于增强模式和耗尽模式的中间。原生晶体管是具有近零阈值电压的晶体管。通常，原生晶体管可以是n沟道原生晶体管。术语“I/O晶体管”可以指代用于I/O器件的晶体管。I/O晶体管是相比于原生晶体管具有更高阈值电压的晶体管。由于较厚的栅极氧化物所致，I/O晶体管的操作比原生晶体管更慢，但是可以耐受更高的电压。术语“推挽电路”可以指代具有不同极性的连接的晶体管，其可操作为交替导通。下文还可能包括其他明确的和隐含的定义。

在下文描述中可能涉及一些具体的数值或者数值范围。应当理解，这些数值和数值范围仅仅是示例性的，其可能有利于将本公开的思想付诸于实践。然而，对这些示例的描述无意以任何方式限制本公开的范围。根据具体的应用场景和需求，这些数值或者数值范围可以被另行设置。

此外，一些具体材料可以以示例的方式进行描述。可以理解，这些材料仅是出于示例的目的，其可以对于实践本公开的一些方面是有利的。然而，这些示例的描述并不旨在于以任何方式限制本公开的范围。根据一些具体应用情形和需求，可以选择其它材料。

如上所述，电平偏移器可以广泛应用于电子系统以在不同电压域之间偏移。

图1示出了根据一个实施例的示例性电子系统10的环境。电子系统10包括PLL 12、电平偏移器14和I/O器件16。PLL 12生成第一电压域的PLL信号。在一个示例中，第一电压域可以在0V和1V之间。电平偏移器(shifter)14接收第一电压域的PLL信号，并且将其偏移至第二电压域的信号以满足I/O器件对于输入电压的需求。第二电压域可以在0V和1.8V之间。虽然关于第二电压域描述了本公开的实施例，但是这仅是示例而非对本公开的范围进行任何限制。在备选的实施例中，第二电压域可以在0V和3.3V之间。

图2示出了常规电平偏移器141的示例。电平偏移器141包括反相器42、交叉耦合电路和推挽电路。反相器工作在第一电压域，交叉耦合的电路和推挽电路工作在第二电压域。交叉耦合的电路包括第一PMOS器件P2、第一NMOS器件N2、第二PMOS器件P4和第二PMOS器件P4。推挽电路包括第三PMOS器件P6和第三NMOS器件N6。第一至第三PMOS器件和第一至第三NMOS器件是I/O MOS器件。

在输入PLL单IN在第一电压域中为低的情况下，反相器42输出反相的在第一电压域中的高信号。第一NMOS器件N2导通，第二NMOS器件N4截止。然后，第二PMOS器件P4导通，并且第二PMOS器件P4的漏极连接到电源电压线(Vddh)，因此在第二电压域中为高电平。第一PMOS器件P2因此被关断。在这种情况下，推挽电路接收在第二电压域中的高电压。由于第三PMOS器件P6的栅极在第二电压域中接收到高电压，所以第三PMOS器件P6被关断。第三NMOS器件N6导通，并且电平偏移器因此在节点OUT处提供第二电压域中的低电压。

在PLL信号IN在第一电压域中为高的情况下，反相器42输出反相的低电压。第一NMOS器件N2截止，第二NMOS器件N4导通。然后，第一PMOS器件P2导通，第一PMOS器件P2的漏极连接到Vddh，因此在第二电压域中为高电平。第二PMOS器件P4因此被关断。在这种情况下，推挽电路接收低电压。由于第三NMOS器件N6的栅极接收到低电压，所以第三NMOS器件N6截止。第三PMOS器件P6导通，并且电平偏移器因此在节点OUT处提供第二电压域中的高电压。

如上所述，交叉耦合的电路和推挽电路都包括具有厚栅极氧化物层的I/O MOS器件，I/O MOS器件的阈值电压在一些工艺角处可能变化很大。此外，第三PMOS和NMOS器件P6和N6的漏极和源极由于处于不同的电压电平而相互竞争。由于这些事实，当输入信号的频率高时，电平偏移器不能及时翻转。

图3示出了图2的传统电平偏移器的变体。除了交叉耦合的电路以外，电平偏移器142类似于图2的电平偏移器。图3中的交叉耦合电路包括第一PMOS器件P2、第二PMOS器件、第一NMOS器件N5、第二NMOS器件N7、第四NMOS器件N1和第五NMOS器件N3。第一NMOS器件N5和第二NMOS器件N7的栅极被耦合以接收恒定的高电压(Vbias)以保持第一NMOS器件N5和第二N7导通。第四NMOS器件N1和第五NMOS器件N3以与图2的第一NMOS器件N2和第二NMOS器件N4类似的方式工作。通过用串联连接的I/O NMOS器件和原生NMOS器件替换I/O NMOS器件N2和N4，图3的电平偏移器142可以比图2的电平偏移器141更快地操作，这是因为原生NMOS器件比I/O NMOS器件更快地操作。例如，电平偏移器142可以以300MHz的速度操作。

虽然电平偏移器142与电平偏移器141相比改善了操作速度，但是对于一些高速应用来说，操作速度可能仍不理想。为了进一步提高操作速度，一些常规的解决方案对于图1和图2的晶体管器件采用大尺寸比率。因为大尺寸比率可能会在一定程度上减少竞争。然而，大尺寸比率将不可避免地增加芯片尺寸，这是因为一些晶体管需要做得非常大以确保大的尺寸比率。

虽然电平偏移器142与电平偏移器141相比改善了操作速度，但是对于一些高速应用来说，操作速度可能不是期望的。为了进一步提高操作速度，一些常规的解决方案对于图1和图2的晶体管器件采用大尺寸比。因为大尺寸比例可能会在一定程度上减少争用。然而，大尺寸比例将不可避免地增加芯片尺寸，因为一些晶体管需要做得非常大以确保大的尺寸比。

图4示出根据本公开的实施例的电平偏移器143。电平偏移器143包括耦合在电源电压线Vddh和接地(GND)之间的第一推挽电路、耦合到第一推挽电路的第一反相器44、耦合在电源电压线Vddh GND以及耦合在电源电压线Vddh与第一反相器44的输出之间的第三推挽电路。

第一推挽电路包括I/O PMOS器件P2和I/O NMOS器件N4。第二推挽电路包括I/O PMOS器件P5和原生NMOS器件N5。第三推挽电路包括I/O PMOS器件P6和I/O NMOS器件N6。电平偏移器143还可以包括第二反相器42和原生NMOS器件N2。尽管推挽电路被示出为具有串联连接的PMOS和NMOS器件，但是这仅仅是为了说明而不对本公开的范围提出任何限制。在替代实施例中，推挽电路可以包括其他实施方式，诸如串联连接的双极晶体管。

在PLL信号IN在第一电压域中为高的情况下，反相器42输出反相的低电压，并且原生NMOS器件N2由于其具有薄的栅极氧化物而快速导通。例如，原生NMOS器件可以具有在28纳米工艺中低于2nm，优选低于1.8nm的SiO2栅极氧化物。相比之下，I/O MOS器件可以具有SiO2栅极氧化物，其在28nm工艺中高于2nm，优选高于2.5nm。因为PMOS器件P2的栅极接收第一电压域中的高电压，所以PMOS器件P2因此被关断。另一方面，NMOS器件N4导通，使得第一中间信号从GND被提供给第一反相器44和I/O NMOS器件N6的栅极。由于第一中间信号为低，所以I/O NMOS器件N6截止。第一反相器44将第二电压域中的反相高电压输出到I/O NMOS器件N6的源极和I/O PMOS器件P5的栅极。

反相高电压关闭I/O PMOS器件P5，并且I/O PMOS器件P6的栅极通过已经导通的原生NMOS器件N5接收低电压。I/O PMOS器件P6因此导通。另一方面，由于I/O NMOS器件N6截止，所以电平偏移器143在节点OUT处提供第二电压域中的高电压。

在PLL信号IN在第一电压域中为低的情况下，反相器42输出反相的高电压，并且原生NMOS器件N2由于具有薄的栅极氧化物而快速截止。因为PMOS器件P2的栅极被连接到GND，所以PMOS器件P2被导通。另一方面，NMOS器件N4被关断。在PMOS器件P2导通的情况下，第一中间信号从电源电压线Vddh提供给第一反相器44和I/O NMOS器件N6的栅极。第一中间信号在第二电压域中为高，并且第一反相器44向I/O PMOS器件P6的源极和I/O PMOS器件P5的栅极输出反相的低电压。

反相的低电压导通I/O PMOS器件P5，并且I/O PMOS器件P6的栅极连接到电源电压线Vddh。I/O PMOS器件P6因此被关断。另一方面，施加到I/O NMOS器件N6的栅极的第一中间信号在第二电压域中为高，并且I/O NMOS器件N6因此导通。在这种情况下，电平偏移器143在节点OUT处提供低电压。

在PLL信号IN为低和高的两种情况下，I/O NMOS器件N6的源极和漏极的电势基本相同，因为节点OUT处的电压跟随I/O NMOS器件N6。这减少了竞争，并提高了操作速度。

为了进一步减少设备之间的竞争以减轻翻转问题，在一些实施例中，选择设备的相对尺寸。例如，I/O NMOS器件N4的栅极长度被设计为大于I/O PMOS器件P2的栅极长度。在一个示例中，I/O NMOS器件N4的栅极长度至少是I/O PMOS器件P2的栅极长度的两倍，使得I/O NMOS器件N4可以吸收所有的电流，即使I/O NMOS器件N4和I/O PMOS器件P2都导通。另外，完全耗尽的绝缘体上硅(FDSOI)工艺可以用于图4的电平偏移器143，使得可以为I/O PMOS器件P2设置反向偏置。这允许在输入信号IN为高的情况下I/O PMOS装置P2关闭更多，以减少I/O NMOS装置N4与I/O PMOS装置P2之间的竞争。

以此方式，减少了传统电平偏移器的翻转问题，并且提高了电平偏移器143的操作速度。例如，电平偏移器143可以以高于1GHz的速度操作。而且，为了避免翻转问题，本实施例中的晶体管不需要被设计为具有非常大的比率，从而可以适当地设计晶体管并且可以节省电平偏移器143的面积。在输入IN在第一电压域中为高的情况下，电平偏移器143的输出被拉至Vddh，因为NMOS和PMOS器件N6和P6的源极都连接到Vddh。因此，该实施例的另外的优点是由于不存在翻转问题，所以它支持较大的移位范围。

可以理解，虽然本公开的实施例是参考操作速度来描述的，但这仅仅是为了说明而不对本公开的范围提出任何限制。在替代实施例中，电平偏移器143的操作速度可以高达3GHz。

图5示出了图4中的电平偏移器的变体。电平偏移器144类似于图4的电平偏移器143，不同之处在于串联连接的I/O NMOS器件N7和图5的原生NMOS器件N3取代了图4的I/O NMOS器件N4。图5的串联I/O NMOS器件N7和原生NMOS器件N3类似地作为串联连接的I/O NMOS器件N7和图3的原生NMOS器件N3。通过用串联连接的I/O NMOS器件N3和原生NMOS器件N7代替I/O NMOS器件N4，图5的电平移动器144可以比电平例如，电平偏移器144可以以3.3GHz的速度操作。

图6示出了根据本公开的另一实施例的电平偏移器145。电平偏移器145包括耦合在电源电压线Vddh和GND之间的第一推挽电路，耦合到第一推挽电路的第一反相器44，耦合在电源电压线Vddh和GND之间的第二推挽电路以及连接在电源电压线Vddh和第一反相器44的输出之间的第三推挽电路。

第一推挽电路包括I/O PMOS器件P2和I/O NMOS器件N4。第二推挽电路包括I/O PMOS器件P5和原生NMOS器件N5。第三推挽电路包括I/O PMOS器件P6和I/O NMOS器件N6。电平偏移器143还可以包括原生PMOS器件P11、开关S2、第二反相器42和原生NMOS器件N2。尽管推挽电路被示出为具有串联连接的PMOS和NMOS器件，但是这仅仅是为了说明而不对本公开的范围提出任何限制。在替代实施例中，推挽电路可以包括其他实施方式，诸如串联连接的双极晶体管。

在PLL信号IN在第一电压域中为高的情况下，反相器42输出反相的低电压，并且原生NMOS器件N2由于其具有薄的栅极氧化物而快速导通。例如，原生NMOS器件具有SiO2栅极氧化物层，其低于2nm，优选低于1.8nm。相比之下，I/O MOS器件可能具有2nm以上，优选2.5nm以上的SiO2栅极氧化物层。由于原生PMOS器件P11的栅极连接到GND，所以开关S2导通，并且I/O PMOS器件P2的栅极连接到第一电压域中的电源电压线(Vdd1)，导致原生PMOS器件P11导电。开关S2可以是足够快速地接通或关断的任何装置，以不降低电平偏移器145的操作速度。

PMOS器件P2因此被关断，因为PMOS器件P2的栅极接收第一电压域中的高电压。另一方面，NMOS器件N4导通，使得第一中间信号从GND被提供给第一反相器44和I/O NMOS器件N6的栅极。由于第一中间信号为低，所以I/O NMOS器件N6截止。第一反相器44将第二电压域中的反相高电压输出到I/O NMOS器件N6的源极和I/O PMOS器件P5的栅极。

反相高电压关闭I/O PMOS器件P5，并且I/O PMOS器件P6的栅极通过导通的原生NMOS器件N5接收低电压。I/O PMOS器件P6因此导通。另一方面，由于I/O NMOS器件N6截止，所以电平偏移器143在节点OUT处提供第二电压域中的高电压。

在PLL信号IN在第一电压域中为低的情况下，反相器42输出反相的高电压，并且原生NMOS器件N2由于具有薄的栅极氧化物而快速截止。由于PMOS器件P2的栅极连接到GND，所以开关S2关断，PMOS器件P2导通。另一方面，NMOS器件N4被关断。在PMOS器件P2导通的情况下，第一中间信号从电源电压线Vddh提供给第一反相器44和I/O NMOS器件N6的栅极。第一中间信号在第二电压域中为高，并且第一反相器44向I/O PMOS器件P6的源极和I/O PMOS器件P5的栅极输出反相的低电压。

反相的低电压导通I/O PMOS器件P5，并且I/O PMOS器件P6的栅极连接至电源电压线Vddh。I/O PMOS器件P6因此被关断。另一方面，施加到I/O NMOS器件N6的栅极的第一中间信号在第二电压域中为高，并且I/O NMOS器件N6因此导通。在这种情况下，电平偏移器143在节点OUT处提供低电压。

为了进一步减少设备之间的争用以减轻翻转问题，可以设计设备的尺寸。例如，I/O NMOS器件N4的栅极长度被设计为大于I/O PMOS器件P2的栅极长度。在一个例子中，I/O NMOS器件N4的栅极长度至少是I/O PMOS器件P2的栅极长度的两倍，使得I/O NMOS器件N4可以吸收所有的电流，即使I/O NMOS器件N4和I/O PMOS器件P2都导通。

在这样的实施例中，常规电平偏移器的翻转问题至少部分地得到改善，并且电平偏移器143的操作速度增加。例如，电平偏移器143可以以高于1GHz的速度操作。而且，为了避免翻转问题，本实施例中的晶体管不需要被设计为具有非常大的比率，从而可以适当地设计晶体管并且可以节省电平偏移器143的面积。在输入IN在第一电压域中为高的情况下，电平偏移器143的输出被拉至Vddh，因为NMOS器件N和PMOS器件P6的源极都连接到Vddh。因此，该实施例的另外的优点是可以支持较大的偏移范围，因为不存在翻转问题。尽管参考操作速度描述了本公开的实施例，但是这仅仅是为了说明，而不对本公开的范围提出任何限制。在替代实施例中，电平偏移器143的操作速度可以高达2.5GHz。

图7说明图6中的电平偏移器的变体。电平偏移器146类似于图6的电平偏移器145，不同之处在于图7的串行连接的I/O NMOS器件N7和原生NMOS器件N3代替图6的I/O NMOS器件N4。图7的串联连接的I/O NMOS器件N7和原生NMOS器件N3类似地操作为串联连接的I/O NMOS器件N7和图6的原生NMOS器件N3。通过用串联连接的I/O NMOS器件N3和原生NMOS器件N7代替I/O NMOS器件N4，图7的电平移动器146可以比图6的电平偏移器145更快地操作。

在下文中，将列出本公开的一些示例实现方式。

在一些实施例中，提供了一种装置。该装置包括第一推挽电路、第一反相器、第二推挽电路和第三推挽电路。第一推挽电路可操作以接收在第一电压域中的输入信号并提供在第二电压域中的第一中间信号。第二电压域不同于第一电压域。第一反相器可操作以基于第一中间信号提供在第二电压域中的反相信号。第二推挽电路可操作以基于输入信号和反相信号中的至少一个提供在第二电压域中的第二中间信号。第三推挽电路可操作以基于第一中间信号和第二中间信号中的至少一个提供输出电压信号，输出电压信号跟随反相信号。

在一些实施例中，第一晶体管单元包括I/O PMOS器件，并且第二晶体管单元包括I/O NMOS器件。

在一些实施例中，第三推挽电路包括第三晶体管单元和第四晶体管单元。第三晶体管单元包括用于接收第二中间信号的第三控制端子和第三电流路径。第四晶体管单元包括用于接收第一中间信号的第四控制端子和包括输出节点和用于接收反相信号的浮动参考端子的第四电流路径。第三电流路径和第四电流路径串联耦合在电源电压线和第一反相器之间，第三晶体管单元和第四晶体管单元可操作以在输出节点处提供输出电压信号。

在一些实施例中，第三晶体管单元包括I/O PMOS器件，第四晶体管单元包括I/O NMOS器件。

在一些实施例中，第二推挽电路包括第五晶体管单元和第六晶体管单元。第五晶体管单元包括用于接收反相信号的第五控制端子和第五电流路径。第六晶体管单元包括用于接收输入信号的第六控制端子和第六电流路径。第五晶体管单元和第六晶体管单元串联耦合在电源电压线和参考电压线之间。第五晶体管单元和第六晶体管单元可操作以在第五电流路径和第六电流路径之间的节点处提供第二中间信号。

在一些实施例中，第五晶体管单元包括I/O PMOS器件，并且第六晶体管单元包括原生NMOS器件。

在一些实施例中，该装置还包括第二反相器和第七晶体管单元。第二反相器可操作以将输入单一转换成反相输入信号。第七晶体管单元包括用于接收反相输入信号的第七控制端子和耦接在第一晶体管单元的控制端子和参考电压线之间的第七电流路径。

在一些实施例中，第七晶体管单元包括原生NMOS器件。

在一些实施例中，原生NMOS器件的栅极氧化物层的厚度低于2nm，并且I/O NMOS器件的栅极氧化物层的厚度高于2nm。

在一些实施例中，第二晶体管单元包括串联耦合的原生NMOS和I/O NMOS器件。原生NMOS器件的控制端子可操作用于接收输入信号并且I/O NMOS器件被导通。

在一些实施例中，第二晶体管单元的栅极长度大于第一晶体管单元的栅极长度。

在一些实施例中，第二晶体管单元的栅极长度比第一晶体管单元的栅极长度大至少两倍。

在一些实施例中，该装置是以大于2GHz的速度操作的电平偏移器。

在一些实施例中，提供了一种电子系统。电子系统包括锁相环(PLL)和耦合到PLL的装置。该装置包括第一推挽电路，第一反相器，第二推挽电路和第三推挽电路。第一推挽电路可操作以接收在第一电压域中的输入信号并且提供在第二电压域中的第一中间信号。第二电压域不同于第一电压域。第一反相器可操作以基于第一中间信号提供在第二电压域中的反相信号。第二推挽电路可操作以基于输入信号和反相信号中的至少一个提供在第二电压域中的第二中间信号。第三推挽电路可操作以基于第一中间信号和第二中间信号中的至少一个提供输出电压信号。输出电压信号跟随反相信号。

在一些实施例中，第一推挽电路包括第一晶体管单元和第二晶体管单元。第一晶体管单元包括用于接收输入信号的第一控制端子和第一电流路径。第二晶体管单元包括用于接收输入信号的第二控制端子和第二电流路径。第一电流路径和第二电流路径串联耦合在第二电压域的参考电压线和电源电压线之间。第一晶体管单元和第二晶体管单元可操作以在第一电流路径和第二电流路径之间的中间节点处提供第一中间信号。

在一些实施例中，第一晶体管单元包括I/O PMOS器件，并且第二晶体管单元包括I/O NMOS器件。

在一些实施例中，第三晶体管单元包括I/O PMOS器件，并且第四晶体管单元包括I/O NMOS器件。