本发明涉及一种适用于非环路结构saradc的乱序及校准方法，属于saradc的技术领域。
背景技术：
高速低功耗模数转换器大量应用于通讯领域，传统saradc受制于其工作原理，难以做到高速特性。近年来，随着先进工艺的不断发展，saradc得益于其高度的数字性，速度也能做的相对较高，很多研究都致力于通过架构上的改进大幅提升saradc的速度。其中，非环路结构在每一个比较周期采用单独的比较器进行工作，大大减少了传统环路结构的逻辑延迟，提高了转换速度。但多个比较器的引入会导致比较器的失调以及比较器之间的失配成为制约整个saradc精度的关键因素，因此对多个比较器的校准就成为非环路结构saradc中非常重要的一环。若采用前台校准，多个比较器的校准会消耗较长时间，也容易受到工作时环境参数的影响。同时，传统的后台校准面对多个比较器带来的校准时间增加也时高速saradc设计中应该避免的。
技术实现要素：
本发明所要解决的技术问题在于克服现有技术的不足，提供一种适用于非环路结构saradc的乱序及校准方法，解决多个比较器的引入会导致比较器的失调以及比较器之间的失配，使得对多个比较器的校准受到影响的问题。
本发明具体采用以下技术方案解决上述技术问题：
一种适用于非环路结构saradc的乱序及校准方法，包括以下步骤：
对adc中参考比较器进行前台校准，包括：将adc的输入短接为共模电压，对参考比较器的正输入端和负输入端进行比较，根据该比较结果通过增加或减少校准电压的电压值以补偿正输入端或负输入端的失调；
在每个转换周期下对比较器进行乱序操作，包括：
第一次转换，选取前n个比较器按顺序完成msb位比较，及对选取的n个中最后一个比较器完成lsb位比较，其中n为1以上的自然数；
从第二次转换的msb位开始，采用伪随机数序列从上一次比较中未被选中的比较器与上一次转换周期时相同比特位所用的比较器中选取一个来比较第二次转换的msb位；
对乱序操作后的比较器进行校准，包括：判断当前比较周期是否为lsb位的比较，及在判断为lsb位比较时，对参考比较器和lsb位比较器的输出结果对比，根据对比结果增加或减少lsb位比较器输入的校准电压。
进一步地，作为本发明的一种优选技术方案，所述方法中根据参考比较器的正输入端和负输入端的比较结果，通过增加或减少校准电压的电压值，具体为：
若参考比较器的输出结果为1，则增加参考比较器的负校准输入端的电压值；
若参考比较器的输出结果为0，则增加参考比较器的正校准输入端的电压值。
进一步地，作为本发明的一种优选技术方案，所述方法的中采用1比特的伪随机数序列选取一个比较器，具体为：
若伪随机数序列的伪随机数值为1，则选取上一次比较中未选择的比较器；
若伪随机数序列的伪随机数值为0，则选取上一次转换周期时相同比特位所用的比较器。
进一步地，作为本发明的一种优选技术方案，所述方法中对参考比较器和lsb位比较器的输出结果对比，根据对比结果增加或减少lsb位比较器输入的校准电压，具体为：
若参考比较器的输出结果与lsb位比较器的输出结果相同，则不进行任何操作；
若参考比较器的输出结果为1，lsb位比较器输出结果为0，则增加lsb位比较器的正校准输入端的校准电压值；
若参考比较器的输出结果为0，lsb位比较器输出结果为1，则增加lsb位比较器的负校准输入端的校准电压值。
进一步地，作为本发明的一种优选技术方案，所述方法中adc包括n+1个带有校准输入的比较器和参考比较器、乱序校准和控制逻辑。
本发明采用上述技术方案，能产生如下技术效果：
本发明提供的适用于非环路结构saradc的乱序及校准方法，通过随机选取每一比较周期所使用的比较器，以达到乱序目的，降低每一个单独的比较器的失调对adc整体性能的影响。每次转换过程中，通过比较乱序后的lsb位比较器与固定的参考比较器输出结果的不同来进行校准，由于校准过程与adc工作过程同时进行，不会增加额外的时间。同时，lsb位的比较结果相对容易进入校准区域，从而加快了校准算法收敛的速度。
本发明既具有后台校准的实时性，对环境因素的影响不敏感，又避免了传统后台校准多个比较器时所需的大量额外时间，相对于现有的非环路saradc的比较器校准技术具有一定的优势。本发明相对于现有技术具有如下优点：1、比较器乱序后进行校准，每转换周期仅需要一个额外的校准相就能校准所有比较器，节省了时间；2、本发明所采用的乱序方法仅使用1bit伪随机数就可以产生任意位数的随机序列，大大节省了该部分电路硬件消耗；3、只在lsb位比较时进行校准，提高了需要校准的情况出现的概率，减小了校准达到稳定的时间；4、比较器的乱序将每个比较器的失调随机化，对adc的sfdr有一定改善作用。
附图说明
图1为本发明应用于8bitsaradc的总体结构框架图。
图2为本发明中带有校准输入的比较器电路原理图。
图3为本发明中比较器乱序操作示意图。
图4为本发明中比较器校准算法流程图。
图5为本发明中校准前8bitsaradc的输出信号频谱图。
图6为本发明中校准后8bitsaradc的输出信号频谱图。
具体实施方式
下面结合说明书附图对本发明的实施方式进行描述。
如图1所示为本发明的校准方法应用于8bitsaradc的总体结构框架图，包括9个比较器comp1~comp9、一个参考比较器refcomp以及乱序和校准控制逻辑。
其中9个比较器和参考比较器均采用如图2所示的结构，具体包括mp1a、mp1b、mp2a、mp2b、mn1、mn2a、mn2b、mn3a、mn3b、mn4a和mn4b，其中mp1a、mp1b、mp2a和mp2b为pmos管，mn1、mn2a、mn2b、mn3a、mn3b、mn4a和mn4b为nmos管。
如图2所示的电路结构中，所述mp1a的源极与mp1b的源极、mp2a的源极和mp2b的源极相连，其连接点与电源vdd相连；mp1a的栅极与mp2b的漏极、mn4a的栅极、mp1b的漏极和mn4a的漏极相连，其连接点作为比较器的负输出端outn；mp1a的漏极与mp2a的漏极、mn4a的漏极、mp1b的栅极和mn4b的栅极相连，其连接点作为比较器的正输出端outp；mp2a的栅极和mp2b的栅极作为比较器的时钟clk输入端；mn4a的源极与mn2a的漏极和mn3a的漏极相连；mn4b的源极与mn2b的漏极和mn3b的漏极相连；mn3a的栅极作为比较器的正校准输入端；mn3b的栅极作为比较器的负校准输入端；mn2a的栅极作为比较器的正输入端；mn2b的栅极作为比较器的负输入端；mn1的漏极与mn2a的源极、mn2b的源极、mn3a的源极和mn3b的源极相连；mn1的栅极作为比较器时钟clk的输入端；mn1的源极与gnd相连。
当clk信号为低电平时，mp2a管和mp2b管处于导通状态将输出节点outp与outn与电源vdd相连，同时mn1管处于关断状态，此时比较器复位。当clk信号变为高电平时，mn1管导通，mp2a管与mp2b管关断，此时比较器开始工作。比较器工作时，mn2a管和mn2b管在输入信号vp和vn的激励下分别对mn2a管和mn2b管的漏极寄生电容进行放电，由于vp和vn的电压值不同，因此mn2a管和mn2b管放电的快慢有差别。假设vp的电压值大于vn，则mn2a管的放电速度大于mn2b管，当mn4a管栅极电压与mn4a管源极电压的差值大于mn4a管的阈值电压vth的时候，由mn4a与mp1a组成的反相器结构开始工作，因此outp变为低电平，并且通过mn4a、mn4b、mp1a和mp1b组成的锁存器结构将outp于outn的值锁存住，从而完成一次比较。mn3a和mn3b的栅极与校准电压calp和caln分别相连，用于对mn2a和mn2b输入失调的校准。
在上述adc系统基础上，本发明运用的一种适用于非环路结构saradc的乱序及校准方法，具体包括以下步骤：
步骤1、对adc中参考比较器进行前台校准，即当整个8bitsaradc开始工作时，首先对参考比较器refcomp进行前台粗校准，具体为：
将adc的输入短接为共模电压，启动参考比较器refcomp进行比较，根据该比较结果，通过增加或减少校准电压的电压值以补偿正输入端或负输入端的失调，具体为：
若输出结果为1则表明正输入端的失调大于负输入端的失调，此时通过增加负校准输入端的校准电压的电压值caln来补偿负输入端的失调；
若输出结果为0则表明正输入端的失调小于负输入端的失调，此时通过增加正校准输入端的校准电压的电压值calp来补偿正输入端的失调。
步骤2、之后断开输入短接，进入正常的信号转换，每个转换周期首先对9个比较器进行乱序操作，如图3所示，具体包括如下步骤：
①对于第一次转换，选取前8个比较器按顺序完成，即comp1用于比较msb位，comp2用于比较msb-1位，对选取的8个中最后一个比较器完成lsb位比较，以此类推，比较器comp8用于比较lsb位；
②第二次转换的msb位所用的比较器选择comp9与上一次转换时相同比特位所用的比较器comp1中的一个，具体的选择采用1比特的伪随机数序列决定，若伪随机数序列的伪随机数值为1则选取比较器comp9来比较第二次转换的msb位，若伪随机数值为0则选取comp1来比较第二次转换的msb位；
③从第二次转换的msb-1位开始，所用比较器的选择均遵循如下规则，即从上一次比较中未被选中的比较器与上一次转换时相同比特位所用的比较器中选择，具体的选择同样由1比特伪随机数序列决定，若伪随机数值为1则选取上一次比较中未选择的比较器来比较该位数据，若伪随机数值为0则选取上一次转换时相同比特位所用的比较器来比较该位数据。
步骤3、之后再比较器乱序操作的基础上进行比较器校准，判断当前比较周期是否为lsb位的比较，及在判断为lsb位比较时，对参考比较器和lsb位比较器的输出结果对比，根据对比结果增加或减少lsb位比较器输入的校准电压，具体操作流程如图4所示：
首先判断当前比较周期是否为lsb位的比较，若不是lsb位则不进行校准操作，若是lsb位比较则同时启动参考比较器refcomp，通过比较两者输出结果的不同进行比较器的校准。若参考比较器refcomp与lsb位比较器的输出结果相同则不进行操作；若参考比较器refcomp输出结果为1，lsb位比较器输出结果为0，则增加lsb位比较器的正校准输入端的校准电压值calp；若refcomp比较器输出结果为0，lsb位比较器输出结果为1，则增加lsb位比较器负校准输入端的校准电压值caln。
图5为校准前8bitsaradc的输出信号频谱图，从图5中可以看出，在仿真环境中加入比较器输入失调后，标称8位的saradc实际的有效位数降为6.51，sndr为41.3db，sfdr为50.1db。校准后的输出信号频谱图如图6所示：校准后的saradc有效位数为7.5，sndr为47.4db，sfdr为61.9db。sndr提升6.1db，sfdr提升11.8db，可以看出校准对于sfdr的提升显著高于sndr的提升。
综上，本发明通过随机选取每一比较周期所使用的比较器，以达到乱序目的，降低每一个单独的比较器的失调对adc整体性能的影响。每次转换过程中，通过比较乱序后的lsb位比较器与固定的参考比较器输出结果的不同来进行校准，由于校准过程与adc工作过程同时进行，不会增加额外的时间。同时，lsb位的比较结果相对容易进入校准区域，从而加快了校准算法收敛的速度。
上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。