一种差分线绕线方法与流程

本申请涉及电路板领域，具体涉及差分线绕线方法。

背景技术

当前，电子设备功能越来越多，印刷线路板(简称pcb)单位面积的电子元器件的数量越来越多。随着主板面积的不断减小，对高速信号的等长匹配要求越来越高。

差分信号，也称差动信号，就是驱动器端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态是“0”还是“1”。

差分线，就是在pcb上承载差分信号的两根线。差分线传输完全一样，极性相反的信号，依靠两根线信号电平差进行判决。为了保证两根信号完全一致，在布线时要保持两根线并行，且线宽、线间距保持不变。

传统的差分线绕线方法采用3w2s。为了保证差分线等长匹配的要求，在差分线的主干线路上需要对差分线反复绕线，占用了大量的空间。

技术实现要素：

本申请提供一种差分线绕线方法；以解决采用3w2s绕线的规则占用pcb空间较大的问题。

为了解决上述技术问题，本申请实施例提供了如下的技术方案：

本申请提供了一种差分线绕线方法，其特征在于，包括：第一孔，第二孔和差分线；

所述差分线的第一线与所述第一孔关联；

所述差分线的第二线与所述第二孔关联，并向远离第一线方向形成凸起，以使差分信号等长匹配。

可选的，所述差分线的第一线和第二线的线宽为w，两根线的线距为s，则所述凸起宽度为3w，凸起高度为xs，且x大于2。

可选的，所述差分线的第二线在靠近第二孔的一端向远离第一线方向形成所述凸起。

基于上述实施例的公开可以获知，本申请实施例具备如下的有益效果：

本申请提供了一种差分线绕线方法，包括：所述差分线的第一线与所述第一孔关联；所述差分线的第二线与所述第二孔关联，并向远离第一线方向形成凸起，以使差分信号等长匹配。本申请所述方法，突破了3w2s的限制，只使用一个与贯孔相结合的绕线单元即可解决差分信号的等长匹配问题，且不会造成信号在si方面的问题。此方法可以有效地减小差分高速信号等长绕线在差分线主干线路上所需要的pcb空间。

附图说明

图1为本实施例提供的3w2s绕线示意图；

图2为本实施例提供的3wxs绕线示意图；

图3为本实施例提供的绕线单元1的si的gen3测试结果对比图；

图4为本实施例提供的绕线单元2的si的gen3测试结果对比图；

图5为本实施例提供的绕线单元3的si的gen3测试结果对比图；

图6为本实施例提供的绕线单元4的si的gen3测试结果对比图；

图7为本实施例提供的绕线单元1的差分信号trd测试结果图；

图8为本实施例提供的绕线单元2的差分信号trd测试结果图；

图9为本实施例提供的绕线单元3的差分信号trd测试结果图；

图10为本实施例提供的绕线单元4的差分信号trd测试结果图；

图11为本实施例提供的采用3w2s方法绕线的测试结果图；

图12为本实施例提供的采用3w2s方法的主干线路上增加贯孔的测试结果图；

图13为本实施例提供的采用3wxs方法的绕线单元的测试结果图。

具体实施方式

下面，结合附图对本申请的具体实施例进行详细的描述，但不作为本申请的限定。

应理解的是，可以对此处公开的实施例做出各种修改。因此，上述说明书不应该视为限制，而仅是作为实施例的范例。本领域的技术人员将想到在本申请的范围和精神内的其他修改。

包含在说明书中并构成说明书的一部分的附图示出了本申请的实施例，并且与上面给出的对本申请的大致描述以及下面给出的对实施例的详细描述一起用于解释本申请的原理。

通过下面参照附图对给定为非限制性实例的实施例的优选形式的描述，本申请的这些和其它特性将会变得显而易见。

还应当理解，尽管已经参照一些具体实例对本申请进行了描述，但本领域技术人员能够确定地实现本申请的很多其它等效形式，它们具有如权利要求所述的特征并因此都位于借此所限定的保护范围内。

当结合附图时，鉴于以下详细说明，本申请的上述和其他方面、特征和优势将变得更为显而易见。

此后参照附图描述本申请的具体实施例；然而，应当理解，所公开的实施例仅仅是本申请的实例，其可采用多种方式实施。熟知和/或重复的功能和结构并未详细描述以避免不必要或多余的细节使得本申请模糊不清。因此，本文所公开的具体的结构性和功能性细节并非意在限定，而是仅仅作为权利要求的基础和代表性基础用于教导本领域技术人员以实质上任意合适的详细结构多样地使用本申请。

本说明书可使用词组“在一种实施例中”、“在另一个实施例中”、“在又一实施例中”或“在其他实施例中”，其均可指代根据本申请的相同或不同实施例中的一个或多个。

对本申请提供的一种差分线绕线方法的实施例。

传统的绕线方法是3w2s绕线方法，请参照图1为本实施例提供的3w2s绕线示意图，图中白色框中所示的线路即为3w2s绕线。

本申请提出了一种所述差分线绕线方法，即3wxs绕线方法，请参照图2为本实施例提供的3wxs绕线示意图。

所述方法包括：第一孔，第二孔和差分线；所述差分线的第一线与所述第一孔关联；所述差分线的第二线与所述第二孔关联，并向远离第一线方向形成凸起，以使差分信号等长匹配。

具体绕线方法为：所述差分线的第一线和第二线的线宽为w，两根线的线距为s，则所述凸起宽度为大于或等于2.5w且小于或等于3.5w，凸起高度为xs，且x大于2。

本实施例中所述第一孔和第二孔为贯孔。

贯孔，通常是用于将由多层面组成的电路板中的某些层面进行电性连通(通过该些贯孔内缘铺设的导电材质)，或是当某些层面的信号线需要走向其它层面时，即可通过该些贯孔进行换层。

差分信号，也称差动信号，就是驱动器端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态是“0”还是“1”。

差分线，就是在pcb上承载差分信号的两根线。差分线传输完全一样，极性相反的信号，依靠两根线信号电平差进行判决。为了保证两根信号完全一致，在布线时要保持两根线并行，且线宽、线间距保持不变。

可选的，所述差分线的第二线在靠近第二孔的一端向远离第一线方向形成所述凸起。

所述方法的原理及验证分析：

差分线上的贯孔会使差分信号在差分信号trd曲线上产生一个低谷区域，即差分线上的贯孔使差分阻抗减小。

本实施例所述方法使差分信号tdr曲线上产生一个凸起区域，x值越大，凸起越高，即：绕线会使得差分信号的阻抗增大，x越大阻抗越大。

请参照图2为本实施例提供的3wxs绕线示意图。其中，编号1的白色方框中的绕线为绕线单元1；编号2的白色方框中的绕线为绕线单元2；编号3的白色方框中的绕线为绕线单元3；编号4的白色方框中的绕线为绕线单元4。

下面是针对本实施例所述方法进行的验证结果。

限定pcie-gen3信号特征为：速率为8gbps；阻抗为85ohmdiff；层走线长度为3600mil。

si测试结果：

图3为本实施例提供的绕线单元1的si的gen3测试结果对比图。上图为未使用本申请方法的si的gen3测试结果图；下图为使用本申请方法的si的gen3测试结果图。

图4为本实施例提供的绕线单元2的si的gen3测试结果对比图。上图为未使用本申请方法的si的gen3测试结果图；下图为使用本申请方法的si的gen3测试结果图。

图5为本实施例提供的绕线单元3的si的gen3测试结果对比图。上图为未使用本申请方法的si的gen3测试结果图；下图为使用本申请方法的si的gen3测试结果图。

图6为本实施例提供的绕线单元4的si的gen3测试结果对比图。上图为未使用本申请方法的si的gen3测试结果图；下图为使用本申请方法的si的gen3测试结果图。

图7为本实施例提供的绕线单元1的差分信号trd测试结果图。

图8为本实施例提供的绕线单元2的差分信号trd测试结果图。

图9为本实施例提供的绕线单元3的差分信号trd测试结果图。

图10为本实施例提供的绕线单元4的差分信号trd测试结果图。

通过上述结果可以看出，本申请的方法达到了设计所需要的状态。

在这种情况下，采用hdim信号进一步进行仿真验证。

限定hdim-2.0的信号特征为：速率为6.1gbps；阻抗为95ohmdiff；层走线长度为6000mil。

图11为本实施例提供的采用3w2s方法绕线的测试结果图。上图为线路的走线图，下图为所述走线的测试结果。从下图可以看出，较多段的3w2s蛇形绕线，使得差分线的主干线路的阻抗呈非线性显示，阻抗跳变点多，且幅度更大。

图12为本实施例提供的采用3w2s方法的主干线路上增加贯孔的测试结果图。上图为线路的走线图，下图为所述走线的测试结果。从下图可以看出，贯孔的存在，造成阻抗向下跳变。

图13为本实施例提供的采用3wxs方法的绕线单元的测试结果图。上图为线路的走线图，下图为所述走线的测试结果。从下图可以看出，紧邻贯孔的绕线单元并没有引起太大幅度的阻抗向上的跳变，且贯孔引起的阻抗向下的跳变与上述贯孔引起的阻抗向下的跳变相比，数值偏小。

综上所述，本申请所述方法，突破了3w2s的限制，只使用1个与贯孔相结合的绕线单元即可解决差分信号的等长匹配问题，且不会造成信号在si方面的问题。此方法可以有效地减小差分高速信号等长绕线在差分线主干线路上所需要的pcb空间。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的数据处理方法所应用于的电子设备，可以参考前述产品实施例中的对应描述，在此不再赘述。

以上实施例仅为本申请的示例性实施例，不用于限制本申请，本申请的保护范围由权利要求书限定。本领域技术人员可以在本申请的实质和保护范围内，对本申请做出各种修改或等同替换，这种修改或等同替换也应视为落在本申请的保护范围内。