本发明涉及集成电路技术领域，尤其涉及到三态门。
背景技术：
集成电路设计经常遇到三态门电路，尤其在输出端口时，一方面要考虑驱动能力，另一方面要考虑互锁现象，一旦发生互锁会使得输出管从电源到地之间形成通路，使得管子烧坏。
技术实现要素：
本发明旨在解决现有技术的不足，提供一种能够避免互锁现象发生的三态门。
三态门，包括第一反相器、第二反相器、第三反相器、第一与非门、第四反相器、第一NMOS管和第二NMOS管：
所述第一反相器的输入端接输入端A，输出端接所述第二反相器的输入端和所述第一与非门的一输入端；所述第二反相器的输入端接所述第一反相器的输出端和所述第一与非门的一输入端，输出端接所述第一NMOS管的栅极；所述第三反相器的输入端接输入端B，输出端接所述第一与非门的一输入端；所述第一与非门的一输入端接所述第一反相器的输出端和所述第二反相器的输入端，另一输入端接所述第三反相器的输出端，输出端接所述第四反相器的输入端；所述第四反相器的输入端接所述第一与非门的输出端，输出端接所述第二NMOS管的栅极；所述第一NMOS管的栅极接所述第二反相器的输出端，漏极接电源电压VCC，源极接所述第二NMOS管的漏极并作为三态门的输出端OUT；所述第二NMOS管的栅极接所述第四反相器的输出端，漏极接所述第一NMOS管的源极并作为三态门的输出端OUT，源极接地。
当三态门的输入端A为低电平时，输入端B为低电平时，所述第一NMOS管的栅极为低电平，所述第二NMOS管的栅极为高电平，三态门的输出端OUT为低电平；当三态门的输入端A为低电平时，输入端B为高电平时，所述第一NMOS管的栅极为低电平，所述第二NMOS管的栅极为低电平，三态门的输出端OUT为高阻态；三态门的输入端A为高电平时，输入端B为低电平时，所述第一NMOS管的栅极为高电平，所述第二NMOS管的栅极为低电平，三态门的输出端OUT为高电平；三态门的输入端A为高电平时，输入端B为高电平时，所述第一NMOS管的栅极为高电平，所述第二NMOS管的栅极为低电平，三态门的输出端OUT为高电平。
附图说明
图1为本发明的三态门的电路图。
具体实施方式
以下结合附图对本发明内容进一步说明。
三态门，如图1所示，包括第一反相器10、第二反相器20、第三反相器30、第一与非门40、第四反相器50、第一NMOS管60和第二NMOS管70：
所述第一反相器10的输入端接输入端A，输出端接所述第二反相器20的输入端和所述第一与非门40的一输入端；所述第二反相器20的输入端接所述第一反相器10的输出端和所述第一与非门40的一输入端，输出端接所述第一NMOS管60的栅极；所述第三反相器30的输入端接输入端B，输出端接所述第一与非门40的一输入端；所述第一与非门40的一输入端接所述第一反相器10的输出端和所述第二反相器20的输入端，另一输入端接所述第三反相器30的输出端，输出端接所述第四反相器50的输入端；所述第四反相器50的输入端接所述第一与非门40的输出端，输出端接所述第二NMOS管70的栅极；所述第一NMOS管60的栅极接所述第二反相器20的输出端，漏极接电源电压VCC，源极接所述第二NMOS管70的漏极并作为三态门的输出端OUT；所述第二NMOS管70的栅极接所述第四反相器50的输出端，漏极接所述第一NMOS管60的源极并作为三态门的输出端OUT，源极接地。
当三态门的输入端A为低电平时，输入端B为低电平时，所述第一NMOS管60的栅极为低电平，所述第二NMOS管70的栅极为高电平，三态门的输出端OUT为低电平；当三态门的输入端A为低电平时，输入端B为高电平时，所述第一NMOS管60的栅极为低电平，所述第二NMOS管70的栅极为低电平，三态门的输出端OUT为高阻态；三态门的输入端A为高电平时，输入端B为低电平时，所述第一NMOS管60的栅极为高电平，所述第二NMOS管70的栅极为低电平，三态门的输出端OUT为高电平；三态门的输入端A为高电平时，输入端B为高电平时，所述第一NMOS管60的栅极为高电平，所述第二NMOS管70的栅极为低电平，三态门的输出端OUT为高电平。
对上述所提供的实施方式的说明，仅是本发明的优选实施方式的说明，对本技术领域的技术人员来说能够根据以上说明进行实现或使用本发明。应当指出，对于本技术领域的技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，任何不超出本发明实质精神范围内的发明创造，应视为本发明的保护范围。