一种用于本振电路的全数字8/9预分频电路的制作方法

本发明涉及模拟射频集成电路技术领域，特别是指一种用于本振电路的全数字8/9预分频电路。

背景技术

本振电路在射频无线收发单元中有着极其重要的作用，一般采用锁相环频率综合器生成高质量的周期振荡信号。锁相环（英文简称为pll）频率合成是一种间接频率合成方法，它通过比较输入参考信号和分频器反馈信号之间的相位差来控制振荡器的输出频率，进而获得一个可变的、具有高稳定性和高纯度的频率源。因此，分频器的反馈信号的精确程度直接关系到输出频率的质量。此外，在本振电路中，预分频电路的作用是对高速信号先进行分频，分频成较低速度信号后再由数字电路分频产生反馈信号与参考信号比较，预分频电路作为分频电路的核心模块直接关系到反馈信号的质量。

为了使本振电路能够生成精确而稳定的高频信号，需要在频率综合器电路中集成预分频电路，这就对预分频电路的功耗和大小提出了较高要求。

技术实现要素：

有鉴于此，本发明提出一种用于本振电路的全数字8/9预分频电路，其结构简单可靠，功耗较低，占用面积较小，适合单片集成。

基于上述目的，本发明提供的技术方案是：

一种用于本振电路的全数字8/9预分频电路，其包括放大比较电路和8/9分频主体电路；所述放大比较电路包括偏置电路和用于进行差分放大的放大比较主体电路，所述放大比较主体电路具有信号输入端口和信号输出端口，所述偏置电路用于对所述放大比较主体电路的信号输入端口输出偏置电压信号，所述偏置电路还具有使能信号端口；所述8/9分频主体电路具有时钟信号输入端口、rn控制信号端口、m控制信号端口和信号输出端口，所述放大比较主体电路的信号输出端口与所述8/9分频主体电路的时钟信号输入端口连接。

可选的，所述放大比较主体电路的信号输入端口处还设有位于所述偏置电路之前的隔直电容。

可选的，所述偏置电路采用带隙基准电路结构。

可选的，所述放大比较主体电路包括由五个mos晶体管组成的差分输入单端输出放大器以及由四个反相器结构缓冲器构成的多级缓冲器组。

可选的，所述8/9分频主体电路由四个数字d触发器、两个与非门和一个或非门级联而成；其中，第一与非门的输出连接到第一数字d触发器的d端口，第一数字d触发器的q端口输出到第二数字d触发器的d端口，第二数字d触发器的q端口连接到第一与非门的一个输入端，第二数字d触发器的端口连接到第二与非门的一个输入端，第二与非门的输出端连接到第三数字d触发器的d端口，第三数字d触发器的q端口连接到第一与非门的另一输入端上，输入8/9分频主体电路的时钟信号分别连接到第一、第二、第三数字d触发器的时钟端口上，第一数字d触发器的q端口还连接到第四数字d触发器的时钟端口上，第四数字d触发器的端口连接到自身的d端口上，第四数字d触发器的q端口连接到或非门的一个输入端上，并作为整个8/9分频主体电路的信号输出端口，m控制信号端口连接到或非门的另一输入端上，或非门的输出端连接到第二与非门的另一输入端上，rn控制信号端口连接到第一至第四数字d触发器的使能端口上。

从上面的叙述可以看出，本发明技术方案的有益效果在于：

1、本发明电路结构简单，其数字d触发器、与非门以及或非门等电路元件均可采用全数字标准单元库中的元件实现，从而使本预分频电路相较于传统预分频电路更加易于实现设计，缩短了设计周期。

2、本发明电路中的元件可以采用全数字单元模块，相较于传统的数模混合设计的预分频电路，本发明可以有效地降低预分频电路的功耗。

3、通过采用全数字单元模块，相较于传统的数模混合设计的预分频电路，本发明电路的集成度更高，芯片面积更小，后期生产制造成本更低。

总之，该电路具有结构简单可靠，功耗低和占用面积小等特点，非常适合单片集成。

附图说明

为了更加清楚地描述本专利，下面提供一幅或多幅附图，这些附图旨在对本专利的背景技术、技术原理和/或某些具体实施方案做出辅助说明。需要注意的是，这些附图可以给出也可以不给出一些在本专利文字部分已有描述且属于本领域普通技术人员公知常识的具体细节；并且，因为本领域的普通技术人员完全可以结合本专利已公开的文字内容和/或附图内容，在不付出任何创造性劳动的情况下设计出更多的附图，因此下面这些附图可以涵盖也可以不涵盖本专利文字部分所叙述的所有技术方案。此外，这些附图的具体内涵需要结合本专利的文字内容予以确定，当本专利的文字内容与这些附图中的某个明显结构不相符时，需要结合本领域的公知常识以及本专利其他部分的叙述来综合判断到底是本专利的文字部分存在笔误，还是附图中存在绘制错误。特别地，以下附图均为示例性质的图片，并非旨在暗示本专利的保护范围，本领域的普通技术人员通过参考本专利所公开的文字内容和/或附图内容，可以在不付出任何创造性劳动的情况下设计出更多的附图，这些新附图所代表的技术方案依然在本专利的保护范围之内。

图1是本发明实施例中全数字8/9预分频电路的电路原理图；

图2是图1中放大比较电路的电路原理图；

图3是图1中8/9分频主体电路的电路原理图。

具体实施方式

为了便于本领域技术人员对本专利技术方案的理解，同时，为了使本专利的技术目的、技术方案和有益效果更加清楚，并使权利要求书的保护范围得到充分支持，下面以具体案例的形式对本专利的技术方案做出进一步的、更详细的说明。

如图1所示，一种用于本振电路的全数字8/9预分频电路，其包括放大比较电路和8/9分频主体电路；所述放大比较电路包括偏置电路pre_vref和用于进行差分放大的放大比较主体电路comp，所述放大比较主体电路comp具有高频信号输入端口和信号输出端口，所述偏置电路pre_vref的将偏置电压信号vref1和vref2分别输出到放大比较主体电路comp的正负端口vn和vp，所述偏置电路还具有使能信号端口en；所述8/9分频主体电路具有时钟信号输入端口、rn控制信号端口、m控制信号端口和信号输出端口，所述放大比较主体电路的信号输出端口与所述8/9分频主体电路的clk时钟信号输入端口连接。

可选的，仍见图1，所述放大比较主体电路comp的正负端口vn、vp处还设有位于所述偏置电路之前的隔直电容c1、c2。

可选的，如图2所示，所述偏置电路采用带隙基准电路结构。

可选的，仍见图2，所述放大比较主体电路包括由五个mos晶体管m1～m5组成的差分输入单端输出放大器以及由四个反相器结构缓冲器buf1～buf4构成的多级缓冲器组。

可选的，如图3所示，所述8/9分频主体电路由四个数字d触发器d1～d4、两个与非门g1、g2和一个或非门g3级联而成；其中，第一与非门g1的输出连接到第一数字d触发器d1的d端口，第一数字d触发器d1的q端口输出到第二数字d触发器d2的d端口，第二数字d触发器d2的q端口连接到第一与非门g1的一个输入端，第二数字d触发器d2的端口连接到第二与非门g2的一个输入端，第二与非门g2的输出端连接到第三数字d触发器d3的d端口，第三数字d触发器d3的q端口连接到第一与非门g1的另一输入端上，输入8/9分频主体电路的clk时钟信号分别连接到第一、第二、第三数字d触发器的clk时钟端口上，第一数字d触发器d1的q端口还连接到第四数字d触发器d4的clk时钟端口上，第四数字d触发器d4的端口连接到自身的d端口上，第四数字d触发器d4的q端口连接到或非门g3的一个输入端上，并作为整个8/9分频主体电路的信号输出端口z，m控制信号端口连接到或非门g3的另一输入端上，或非门g3的输出端连接到第二与非门g2的另一输入端上，rn控制信号端口连接到第一至第四数字d触发器的使能端口上。d1～d4与g1～g3均为数字标准单元库可选用的电路模块。

总之，该电路具有结构简单可靠，功耗低和占用面积小等特点，非常适合单片集成。

下面结合附图对本电路的原理进行具体说明。

如图1所示，本电路包括两部分，第一部分为输入端的放大比较电路，第二部分为8/9分频主体电路，输入端放大比较电路的目的是将差分输入端转换成轨到轨单端信号，完成全数字的8/9预分频电路的输入标准化。整个电路的工作方式为：

在第一部分电路中，差分输入信号vp、vn通过隔直电容c1、c2将高频信号送到comp的正负端，pre_vref将偏置电压vref1、vref2送到comp的正负端，comp将差分输入信号转换成单端信号，并输出到8/9预分频电路（8/9）的clk端。

在第二部分电路中，全数字8/9预分频电路（8/9）的输入端clk与第一部分的输出连接，控制端m调节分频模式，rn为使能端。其原理为：rn=“0”时，8/9电路不正常工作，rn=“1”时，8/9电路正常工作；m=“1”时，8/9为8分频电路，m=“0”时，8/9为9分频电路；输出端vo为输入端的8/9分频后的信号。

图2为输入端的放大比较电路（comp），也分为两个部分，第一部分为偏置电路和使能电路，第二部分为差分放大的放大比较主体电路。

在第一部分电路中，包含电流镜mos管m6、使能管m7~m10和反相器inv1、inv2。其原理为：电流镜m6将输入电流ibias镜像给电流源晶体管m5，使能端en通过反相器inv1、inv2控制m7~m10管的导通状态，当en=“1”时电路正常工作，当en=“0”时电路停止工作。

第二部分为比较放大电路，该电路由晶体管m1~m5组成的差分输入单端输出放大器结构和多级缓冲器buf1~buf4构成。该电路的目的是将输入端vn、vp的小信号进行比较放大，并转换成单端输出且将信号摆幅推至满摆幅，后级的缓冲器对单端输出的信号进一步整形实现输入信号的脉冲变换。其原理为：晶体管m5为放大电路的电流源，m1、m2为差分放大对，起主要放大作用，m3、m4为负载，输入电压vp、vn通过差分放大作差并实现单端输出；输出信号经过4级缓冲器buf的整形，输出到数字分频电路8/9中。

图3为8/9分频主体电路（8/9）。该电路主要由四个数字d触发器（d1~d4）、两个与非门（g1、g2）和一个或非门（g3）级联而成。其中，m控制分频比，当m=0时，z是clk的8分频，当m=1时，z是clk的9分频；rn为使能端，当rn=“1”时电路正常工作，当rn=“0”时电路停止工作；clk为时钟输入端，z为分频器8/9的输出端。其中，全数字d触发器可采用标准单元库的模块。

其原理为：当m=“1”时，或非门管g3输出恒为“0”，与非门g2输出恒为“1”，d3上输出信号为“1”直接传输到与非门g1，与非门g1相当于一个传输门，d1与d2相当于两个d触发器级联，其中d1的输出信号连接到异步d触发器d4上，完成最终的分频输出，分频器分频比为8。

当m=“0”时，或非门g3相当于一个非门，传输到与非门g2输出信号“q4+q2”送到d3的d端，将d3的输出信号q3传输给与非门g1，与d1的输出信号q1相与后输入给d2的输入端，此时d1、d2、d3和d4的输出端信号q1、q2、q3、q4将在1000、1101、1111、0111、0011、1011、1110、0110、0010之间循环，分频器实现9分频。

需要理解的是，上述对于本专利具体实施方式的叙述仅仅是为了便于本领域普通技术人员理解本专利方案而列举的示例性描述，并非暗示本专利的保护范围仅仅被限制在这些个例中，本领域普通技术人员完全可以在对本专利技术方案做出充分理解的前提下，以不付出任何创造性劳动的形式，通过对本专利所列举的各个例采取组合技术特征、替换部分技术特征、加入更多技术特征等等方式，得到更多的具体实施方式，所有这些具体实施方式均在本专利权利要求书的涵盖范围之内，因此，这些新的具体实施方式也应在本专利的保护范围之内。

此外，出于简化叙述的目的，本专利也可能没有列举一些寻常的具体实施方案，这些方案是本领域普通技术人员在理解了本专利技术方案后能够自然而然想到的，显然，这些方案也应包含在本专利的保护范围之内。

出于简化叙述的目的，上述各具体实施方式对于技术细节的公开程度可能仅仅达到本领域技术人员可以自行决断的程度，即，对于上述具体实施方式没有公开的技术细节，本领域普通技术人员完全可以在不付出任何创造性劳动的情况下，在本专利技术方案的充分提示下，借助于教科书、工具书、论文、专利、音像制品等等已公开文献予以完成，或者，这些细节是在本领域普通技术人员的通常理解下，可以根据实际情况自行作出决定的内容。可见，即使不公开这些技术细节，也不会对本专利技术方案的公开充分性造成影响。

总之，在结合了本专利说明书对权利要求书保护范围的解释作用的基础上，任何落入本专利权利要求书涵盖范围的具体实施方案，均在本专利的保护范围之内。