PLL电路及芯片的制作方法

本实用新型涉及电子电路技术领域，具体涉及一种PLL电路及芯片。

背景技术：

PLL(Phase Locked Loop)电路又称为锁相回路或锁相环，如图1所示，该电路具有相位比较器PFD、电荷泵CHP、滤波器FILTER、压控振荡器VCO及分频器DIVIDER。PFD检测参考时钟信号CKR和DIVIDER输出的分频时钟信号CKF之间的相位差，并生成用于控制CHP输出电流的UP信号和DN信号。CHP的输出电流使FILTER能够进行充电或者放电，从而影响FILTER的输出电压VC，输出电压VC则决定VCO的振荡频率。VCO振荡生成的输出时钟信号CKO作为PLL电路的输出，此外，输出时钟信号CKO也会输入分频器DIVIDER进行分频，得出分频时钟信号CKF。在一些设计中，将压控振荡器VCO设计成电压到电流转换器VIC和电流控制振荡器ICO两部分的形式，如图2所示，其中，电压到电流转换器VIC将VC电压按比例转换成相应的电流IC，该电流IC传输至电流控制振荡器ICO的电流输入端，电流控制振荡器ICO的输出端产生与电流大小成比例的振荡信号CKO。对于采用图2所示VCO的情形，整体的PLL电路的环路特性与图1一样，同样需要图1所示的滤波器FILTER来保证环路稳定。由于滤波器FILTER包括电阻RP和电容CP串连的RC滤波单元，其中的电阻RP常常占据较大的芯片面积，特别是电荷泵CHP的电流较小的情况下。如此，很不利于芯片的小型化。另一方面，在一些宽频应用中，分频器DIVIDER的分频系数N需要根据系统需求而调节，而阻尼系数又会随着N的变化而改变，在N较大的情形，阻尼系数会变得较小，从而影响到PLL电路的稳定。

技术实现要素：

本实用新型提供了一种PLL电路及芯片，可以缩小电路的占用面积，提高芯片的小型化，同时，还可以保证电路的稳定性。本实用新型的具体技术方案如下：

一种PLL电路，包括相位比较器、电压到电流转换器、电流控制振荡器和分频器。所述电路还包括：第一电荷泵，串连在所述相位比较器和所述电压到电流转换器之间；滤波电容，其一端接地，另一端连接在所述第一电荷泵与所述电压到电流转换器的公共端，用于对所述第一电荷泵传输给所述电压到电流转换器的电压信号进行滤波；第二电荷泵，其输入端连接至所述相位比较器与所述第一电荷泵的公共端以及所述电压到电流转换器的输出端，其输出端则连接至所述电压到电流转换器与所述电流控制振荡器的公共端；所述电流控制振荡器的输出端作为所述PLL电路的输出端，所述电流控制振荡器的输出端还通过所述分频器连接至所述相位比较器的输入端。

进一步地，所述第一电荷泵的电流参考端连接外部电流，所述第二电荷泵的电流参考端连接所述电压到电流转换器的参考电流输出端。

进一步地，所述第二电荷泵的电流输出端与所述电压到电流转换器的电流输出端共同连接至所述电流控制振荡器的控制电流输入端。

进一步地，所述电压到电流转换器包括第一P沟道MOS管、第二P沟道MOS管、第三P沟道MOS管、第一N沟道MOS管和限流电阻，其中：所述第一N沟道MOS管的栅极作为所述电压到电流转换器的电压输入端，其源极通过所述限流电阻接地，其漏极则分别连接至所述第一P沟道MOS管、所述第二P沟道MOS管和所述第三P沟道MOS管的栅极，其漏极还连接至所述第一P沟道MOS管的漏极；所述第一P沟道MOS管、所述第二P沟道MOS管和所述第三P沟道MOS管的源极都连接电源；所述第二P沟道MOS管的漏极作为所述电压到电流转换器的第一电流输出端，所述第三P沟道MOS管的漏极作为所述电压到电流转换器的参考电流输出端。

一种芯片，所述芯片包括上述的PLL电路。

本实用新型提供的PLL电路，通过增设第二电荷泵，在第二电荷泵中引入电压到电流转换器输出的参考电流，然后将第二电荷泵输出的电流与电压到电流转换器的输出电流叠加，一起控制电流控制振荡器，如此，在宽频应用中，决定PLL电路稳定的阻尼系数会跟随分频系数的增大而增大，更易于实现电路的稳定，此外，还可以使二阶滤波器简化成一个滤波电容，以缩小电路的占用面积，提高芯片的小型化。

附图说明

图1为现有的PLL电路的电路原理图。

图2为所述压控振荡器采用电压到电流转换器和电流控制振荡器的组合电路示意图。

图3为本实用新型所述的一种PLL电路的电路原理图。

图4为所述电压到电流转换器的具体电路原理图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行详细描述。应当理解，下面所描述的具体实施例仅用于解释本实用新型，并不用于限定本实用新型。

如图3所示的一种PLL电路，所述电路包括相位比较器PFD、第一电荷泵CHP1、滤波电容CP、电压到电流转换器VIC、第二电荷泵CHP2、电流控制振荡器ICO和分频器DIVIDER。所述相位比较器PFD的输出端依次通过第一电荷泵CHP1和电压到电流转换器VIC连接至电流控制振荡器ICO，所述相位比较器PFD的输出端还通过第二电荷泵CHP2连接至电流控制振荡器ICO。电流控制振荡器ICO的输出端则通过分频器DIVIDER连接至所述相位比较器PFD的输入端。具体的，所述相位比较器PFD的CKF分频信号输入端连接所述分频器DIVIDER的CKF分频信号输出端，CKR信号端则作为PLL电路的输入端，用于接收外部输入的CKR信号。所述相位比较器PFD分析所接收到的CKR信号和CKF信号，并根据分析结果对应输出UP信号或者DN信号至所述第一电荷泵CHP1和所述第二电荷泵CHP2。所述第一电荷泵CHP1根据所接收到的UP信号或者DN信号，以及其电流参考端接收到的外部参考电流，输出对应的电压信号VC至电压到电流转换器VIC的电压输入端。滤波电容CP的一端接地，另一端连接在所述第一电荷泵CHP1与所述电压到电流转换器VIC的公共端。所述滤波电容CP对所述第一电荷泵CHP1传输给所述电压到电流转换器VIC的电压信号进行滤波。所述电压到电流转换器VIC根据接收到的滤波后的电压信号，输出第一电流I1至电流控制振荡器ICO的控制电流输入端，并输出参考电流IB至所述第二电荷泵CHP2。所述第二电荷泵CHP2根据所接收到的UP信号或者DN信号，以及其电流参考端所接收到的所述电压到电流转换器VIC的参考电流输出端所输出的参考电流IB，输出对应的第二电流I2至电流控制振荡器ICO的电流输入端。即所述电压到电流转换器VIC输出的第一电流I1和第二电荷泵CHP2输出的第二电流I2叠加后，一起输入电流控制振荡器ICO的电流输入端。所述电流控制振荡器ICO根据接收到的叠加后的电流值，输出相应的CKO信号，作为PLL电路的输出信号。此外，CKO信号还输入至分频器DIVIDER的CLK信号输入端，分频器DIVIDER对CK0信号进行分频后，输出CKF信号至相位比较器PFD。所述PLL电路通过增设第二电荷泵CHP2，在第二电荷泵CHP2中引入电压到电流转换器VIC输出的参考电流，然后将第二电荷泵CHP2输出的第二电流I2与电压到电流转换器VIC输出的第一电流I1叠加，一起控制电流控制振荡器，如此，在宽频应用中，决定PLL电路稳定的阻尼系数会跟随分频系数的增大而增大，更易于实现电路的稳定，此外，还可以使二阶滤波器简化成一个滤波电容，以缩小电路的占用面积，提高芯片的小型化。

优选的，如图4所示，所述电压到电流转换器VIC包括第一P沟道MOS管MP1、第二P沟道MOS管MP2、第三P沟道MOS管MP3、第一N沟道MOS管MN1和限流电阻RS。其中：所述第一N沟道MOS管MN1的栅极作为所述电压到电流转换器VIC的电压输入端，用于输入电压信号VC，其源极通过所述限流电阻RS接地，其漏极则分别连接至所述第一P沟道MOS管MP1、所述第二P沟道MOS管MP2和所述第三P沟道MOS管MP3的栅极，其漏极还连接至所述第一P沟道MOS管MP1的漏极。所述第一P沟道MOS管MP1、所述第二P沟道MOS管MP2和所述第三P沟道MOS管MP3的源极都连接电源VDD。所述第二P沟道MOS管MP2的漏极作为所述电压到电流转换器VIC的第一电流输出端，用于输出第一电流I1。所述第三P沟道MOS管MP3的漏极作为所述电压到电流转换器VIC的参考电流输出端，用于输出参考电流IB。

所述PLL电路具有第一电荷泵CHP1和第二电荷泵CHP2，一共两个电荷泵，这两个电荷泵的控制信号都由相位比较器PFD提供。另外，电压到电流转换器VIC根据输入的电压，生成两个电流，其中的参考电流IB提供给第二电荷泵CHP2，作为第二电荷泵CHP2的充放电电流。其中的第一电流I1与第二电荷泵CHP2输出的第二电流I2叠加，一起控制电流控制振荡器ICO的振荡。

如果用表示第一电荷泵CHP1的电流，表示电压到电流转换器VIC所产生的第一电流I1与输入的电压信号VC之间的比例系数，单位为A/V，表示第二电流I2与第一电流I1的比例关系，代表电流控制振荡器ICO的增益，单位为Hz/A，代表滤波电容CP的容值。则PFD+CHP1+VIC+CP的传递函数可以表示为：，其中代表相位比较器PFD的输入时钟CKR与CKF之间的相位差。PFD+CHP2的传递函数可以表示为：，其中，代表电流控制振荡器ICO振荡所需要的电流。而对于电流控制振荡器ICO来说，其振荡的相位与电流之间的关系为：，那么，图3输入时钟CKR到输出时钟CKO的开环传递函数可表示为：。进一步，可以推算得到图3中的PLL电路的闭环传递函数为：。与图1所示的PLL电路的闭环传递函数类似，图3的传递函数中也存在两个极点和一个零点，零点为：，因此，通过合理设置图3中电路的各个参数，可以让PLL环路锁定到目标状态。与图1不同的是，图3中的滤波器FILTER已经简化成了一个滤波电容CP，不再需要滤波器FILTER中的电阻RP，因此，节省了电路的占用面积。

另一方面，可以计算得到图3所示PLL电路的自然振荡频率为，

阻尼系数为，由阻尼系数的表达式可知，在宽频应用中，阻尼系数会随着N的增大而增大，因此，环路更容易稳定。设计中，将第二P沟道MOS管MP2与第三P沟道MOS管MP3的尺寸比例设置为1:，即可使得第一电流I1和第二电流I2的电流比例关系为1:。

一种芯片，所述芯片包括上述的PLL电路。通过采用所述PLL电路，可以减小芯片的体积，提高芯片的小型化。

最后应说明的是：本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可，各实施例之间的技术方案是可以相互结合的。以上各实施例仅用于说明本实用新型的技术方案，而非对其限制，尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员依然可以对前述各实施例所记载的技术方案进行修改， 或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。