一种锁定检测电路的制作方法

本实用新型涉及模拟锁相环系统领域，具体地，涉及一种锁定检测电路。

背景技术：

锁相环是一种闭环控制电路，当处于锁定状态(稳定)时，能够保持反馈信号与输入参考信号频率相同，并且使其相位差恒定，现被广泛应用于各种时钟同步系统中。传统模拟锁相环如图1所示，一般由鉴相器(1)、电荷泵(2)、环路滤波器(3)、压控振荡器(4)、分频器(5)组成，其中常用的鉴相器如图2所示。系统工作时，系统的各种抖动均能导致锁相环失锁，因此需要专门的锁定检测电路来确定其工作状态(锁定/失锁)，以便系统其它部分做出相应的动作。

目前在模拟锁相环系统中，检测锁相环锁定状态的算法复杂，电路比较繁杂，成本高，可靠性低，可移植性低，不适于低成本集成。

技术实现要素：

本实用新型提供了一种锁定检测电路，解决了现有模拟锁相环系统的不足，实现了模拟锁相环状态检测电路简单，可靠性高，可移植性高，成本低。

为实现上述实用新型目的，本实用新型提出一种简单，可靠性高，可移植性高，成本低的模拟锁相环状态检测电路。本申请提供了本实用新型电路结构如图3所示，图中3为状态采样电路，4为状态扩展电路。其中，VUP(图1所示锁相环鉴相器的输出)、VDN(图1所示锁相环鉴相器的输出)、Fin(锁相环的输入时钟)、Fbck(锁相环的反馈时钟)、EN(使能信号)接状态采样电路的输入，状态采样电路输出信号为XPL0、FDD信号，XPL0、FDD信号、 EN(使能信号)接状态扩展电路的输入，PLOCK为锁相检测电路输出信号，高表示锁相环处于锁定状态，低表示锁相环处于失锁状态。

其中，状态采样电路如图4所示，VUP(图1所示锁相环鉴相器的输出)、VDN(图1所示锁相环鉴相器的输出)、Fin(锁相环的输入时钟)、Fbck(锁相环的鉴相器反馈时钟)、EN(使能信号)接状态采样电路的输入，状态采样电路输出信号为XPL0、FDD信号；Fin经过延时后接至D触发器的采样时钟端，VUP接D触发器的输入端；同样的，Fbck经过延时后接至D 触发器的采样时钟端，VDN接D触发器的输入端；采样后的信号分别为SUP、SDN，经过或运算输出信号XPL0，Fbck经过延时后输出时钟FDD。

其中，状态扩展电路如图5所示，XPL0、时钟FDD、EN(使能信号)接状态扩展电路的输入，PLOCK为锁相检测电路输出信号。XPL0接第一个D触发器的输入，时钟FDD接D触发器的采样时钟端，EN接D触发器的使能端，第一个D触发器的输出XPL1再接至第二个D触发器的输入，依次类推，接入5个D触发器；D触发器的输入输出信号XPL0、XPL1、XPL2、 XPL3、XPL4、XPL5经过或非运算后输出信号PL，信号PL接至D触发器的输入端，时钟FDD 接D触发器的采样时钟端，EN接D触发器的使能端，PLOCK为输出信号。

可选地，延时单元通常不足1us，根据实际对锁相精度要求选择具体延时。

可选地，状态延展电路5中D触发器个数确定状态延展时间，可根据实际锁相环稳定速度选择D触发器的个数来确定状态延展时间。

本申请提供的一个或多个技术方案，至少具有如下技术效果或优点：

本实用新型提出了一种新型的模拟锁相环锁定检测电路，电路结构如图3所示，图中3 为状态采样电路，图中4为状态扩展电路。锁相环系统工作稳定时，锁相检测电路输出(PLOCK) 为高，未锁定时输出为低。电路仅包含D触发器，或门、或非门、延时单元等通用的数字电路，电路简单，可靠性高，可移植性高，成本低。本实用新型仅适用于具有如图2所示边沿触发器类鉴相器的锁相环电路。

附图说明

此处所说明的附图用来提供对本实用新型实施例的进一步理解，构成本申请的一部分，并不构成对本实用新型实施例的限定；

图1是模拟锁相环电路级锁定检测电路结构示意图；

图2是鉴相器电路结构示意图；

图3是本实用新型锁相检测电路结构示意图；

图4是状态采样电路结构示意图；

图5是状态扩展电路结构示意图；

图6是输入参考信号与反馈信号相位状态示意图；

图7是反馈信号相位滞后时检测电路状态示意图；

图8是反馈信号相位超前时检测电路状态示意图；

图9是未锁定→锁定时检测电路状态示意图；

图10是锁定→失锁时检测电路状态示意图。

具体实施方式

为了能够更清楚地理解本实用新型的上述目的、特征和优点，下面结合附图和具体实施方式对本实用新型进行进一步的详细描述。需要说明的是，在相互不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。

在下面的描述中阐述了很多具体细节以便于充分理解本实用新型，但是，本实用新型还可以采用其他不同于在此描述范围内的其他方式来实施，因此，本实用新型的保护范围并不受下面公开的具体实施例的限制。

本实用新型电路结构如图3所示，图3中的标号3为状态采样电路，图3中的标号4为状态扩展电路。其中，VUP(图1所示锁相环鉴相器的输出)、VDN(图1所示锁相环鉴相器的输出)、Fin(锁相环的输入时钟)、Fbck(锁相环的鉴相器反馈时钟)、EN(使能信号)接状态采样电路的输入，状态采样电路输出信号为XPL0、FDD信号，XPL0、FDD信号接状态扩展电路的输入，PLOCK为锁相检测电路输出信号，高表示锁相环处于锁定状态，低表示锁相环处于失锁状态。

可选地，延时单元通常不足1us，根据实际需求选择延时单元个数。

可选地，图4中的标号5为状态延展电路，状态延展电路中D触发器个数确定状态延展时间，可根据实际需求选择D触发器的个数，可以防止XPL0状态抖动引起PLOCK的抖动。

对于锁相环的输入参考信号来说，锁相环的反馈信号存在三种状态：滞后、超前、同步，图2鉴相器响应的响应分别如图6中A、B、C所示。

其中，当锁相环反馈信号滞后时，检测电路状态如图7所示，Fin信号经过延时单元后信号为FID，检测电路中状态采样电路6中D触发器(上)在FID采样时钟作用下，能够采到VUP处于高的状态，而输出(SUP)为高；同理输出(SDN)为低。SUP、SDN相或后(XPL0) 仍为高，经过5个FDD信号周期后XPL5为高。XPL0～XPL5或非后(PL)为低，PL经过FDD 信号采样后PLOCK为低，PLOCK为低表示锁相环未锁定。

其中，当锁相环反馈信号超前时，检测电路状态如图8所示，FD信号经过延时单元后信号为FDD，检测电路中状态采样电路6中D触发器(下)FDD采样时钟作用下，能够采到VDN 处于高的状态，而输出(SDN)为高；同理输出(SUP)为低。SUP、SDN相或后(XPL0)仍为高，经过5个FDD信号周期后XPL5为高。XPL0～XPL5或非后(PL、PLK)为低，PL经过FDD 信号采样后PLOCK为低，PLOCK为低表示锁相环未锁定。

其中，当锁相环锁定时，Fin、FD信号经过延时单元后信号为FID、FDD，检测电路中状态采样电路6中D触发器FID、FDD采样时钟作用下，分别能够采到VUP、VDN处于低的状态，而输出(SUP、SDN)为低。SUP、SDN相或后(XPL0)仍为低，经过5个FDD信号周期后XPL5 为低。XPL0～XPL5或非后(PL)为高，PL经过FDD信号采样后PLOCK为高，PLOCK为高表示锁相环锁定。

其中，当锁相环由未锁定→锁定时，检测电路状态如图9所示，XPL0为低后，经过5 个FDD信号周期后XPL5为低。XPL0～XPL5或非后(PL)为高，PL经过FDD信号采样后PLOCK 为高，PLOCK为高表示锁相环锁定。

其中，当锁相环由锁定→失锁时，检测电路状态如图10所示，XPL0为高后，XPL0～XPL5 或非后(PL)为低，PL经过FDD信号采样后PLOCK为低，PLOCK为低表示锁相环未锁定。

尽管已描述了本实用新型的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型范围的所有变更和修改。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。