1.一种应用于FPGA/CPLD的按键消抖逻辑电路，其特征是，包括：分频电路和D触发器电路，所述分频电路的时钟输入端与系统时钟连接，分频电路的时钟输出端与D触发器电路的时钟输入端连接，D触发器电路的输入端输入按键信号，D触发器电路的输入端还与反相器电路的输入端连接，反相器电路的输出端与逻辑与电路的一路输入端连接，D触发器电路的复位端与分频电路的复位端连接，D触发器的输出端与逻辑与电路的另一路输入端连接，逻辑与电路的输出端输出处理后的按键信号。
2.如权利要求1所述的应用于FPGA/CPLD的按键消抖逻辑电路，其特征是，所述D触发器电路至少包括两组D触发器。
3.如权利要求2所述的应用于FPGA/CPLD的按键消抖逻辑电路，其特征是，所述D触发器电路包括第一D触发器和第二触发器，第一D触发器的输入端输入按键信号，第一D触发器的输出端与第二D触发器的输入端连接，第二D触发器的输入端还与反相器电路的输入端连接，反相器电路的输出端与逻辑与电路的一路输入端连接，第二D触发器的输出端与逻辑与电路的另一路输入端连接，逻辑与电路的输出端输出处理后的按键信号，第一D触发器的时钟端、第二D触发器的时钟端分别与分频电路的时钟输出端连接，第一D触发器的复位端、第二D触发器的复位端分别与分频电路的复位端连接。
4.如权利要求2所述的应用于FPGA/CPLD的按键消抖逻辑电路，其特征是，所述D触发器电路包括第一D触发器、第二触发器和第三触发器，第一D触发器的输入端输入按键信号，第一D触发器的输出端与第二D触发器的输入端连接，第二D触发器的输出端与第三D触发器的输入端连接，第三D触发器的输入端还与反相器的输入端连接，反相器电路的输出端与逻辑与电路的一路输入端连接，第三D触发器的输出端与逻辑与电路的另一路输入端连接，逻辑与电路输出处理后的按键信号，第一D触发器的时钟端、第二D触发器的时钟端、第三D触发器的时钟端分别与分频电路的时钟输出端连接，第一D触发器的复位端、第二D触发器的复位端、第三D触发器的复位端分别与分频电路的复位端连接。