一种数字滤波电路的制作方法

本发明涉及数字电路，尤其是涉及的是一种数字滤波电路。

背景技术：

在数字信号处理领域中，对于数字信号的处理的实时性、快速性的要求也越来越高。而在许多数字信号处理过程中，对数字信号的过滤、检测、预测，都需要用到数字滤波器。其中数字滤波器具有稳定高、精度高、设计灵活、实现方便等优点，避免了模拟滤波器所无法克服的电压漂移、温度漂移和噪声等问题，因而随着数字技术的发展，用数字技术实现滤波器的功能越来越受到人们的注意和广泛的应用。

另外一方面，随着集成电路领域的不断发展，芯片集成度越来越高，芯片所需要用的原始信号也越来越容易受到各种干扰，这些干扰来自于信号源本身、各种器件和外界干扰。为了进行准确的控制，必须消除或者减弱这些与所需要的信号无关的外界干扰和噪声。

因此数字滤波器如何让有用信号尽可能无衰减的通过，对无用信号尽可能大的反射，使其满足电路要求变成了一个棘手的问题。

中国专利申请号2015101177287公开了一种数字滤波器的设计方法，用于消除时序信号中的干扰信号，该方法包括：（1）、观测干扰信号，确定干扰信号的频率范围以及干扰信号的时序宽度；（2）、根据干扰信号的频率范围以及干扰信号的时序宽度，设计数字滤波器最小阈值和最大阈值，（3）、根据最小阈值和最大阈值，设计数字滤波器。该专利中没有对数字滤波器的电路进行公开，且在进行滤波器设计时，需要考虑最大阈值和最小阈值，设计考虑因素多，滤波器必然存在结构复杂，滤波效果差等缺陷。

技术实现要素：

本发明的目的在于克服上述不足，提供一种结构简单，滤波效果好的数字滤波电路。

为实现上述目的，本发明的技术解决方案是：一种数字滤波电路，包括计数模块1和计数模块2。

计数模块1用于提取高电平时间宽度大于阈值时间的输入信号；提取信号中高电平的时间宽度等于其原时间宽度减去阈值时间宽度，输入信号的其余部分全转为低电平。

计数模块2用于延长计数模块1所提取信号的高电平时间，延长宽度等于阈值时间宽度；先将计数模块1的提取信号反相得到反相信号，再将反相信号的低电平和高电平前半段全部转为高电平并且其余部分全转为低电平，高电平前半段的时间宽度等于阈值时间宽度。

优选的，还包括有逻辑门；逻辑门为或门or2，计数模块1和计数模块2的输出端都连接至逻辑门的输入端。增加逻辑门，可以减少信号损耗，保证信号的完整性和准确性。

优选的，计数模块1和计数模块2包含至少一个分频器，分频器用作阈值的计时器。

优选的，计数模块1包括有三个分频器。

优选的，计数模块1包括分频器d1、d2、d3，两个触发器d0、d4，二输入的与非门nand2_0，三输入的与非门nand3_0，以及或非门nor2；待处理信号与分频器d1、d2、d3的复位端R、触发器d4的输入端D和预置端R连接，分频器d1、d2、d3的输入端D都与各自的输出端QB相连，时钟信号CLK连接分频器d1和触发器d0的CK端，分频器d1的输出端Q连接至分频器d2的输入端CK，分频器d2的输出端Q连接至分频器d3的输入端CK，时钟信号CLK、分频器d1的输出端QB分别连接与非门nand2_0的输入端，分频器d2、d3的输出端QB连接与非门nand3_0的输入端，待处理信号经过触发器d0锁存并连接至nand3_0的输入端，与非门nand2_0和nand3_0的输出端连接至或非门nor2的输入端，或非门nor2的输出端连接至触发器d4的CK端，触发器d4的输出端连接至或门or2的输入端。

优选的，计数模块2包括反相器inv0，分频器d5、d6、d7，两个触发器d8、d9，二输入的与非门nand2_1，三输入的与非门nand3_1，以及或非门NOR2；触发器d4的输出端连接至反相器inv0的输入端，反相器inv0的输出端与分频器d5、d6、d7的复位端R、触发器d8和预置端连接，时钟信号CLK连接分频器d5和触发器d9的CK端，分频器d5、d6、d7的输入端D都与各自的输出端QB相连，分频器d5的输出端Q连接至分频器d6的输入端CK，分频器d6的输出端Q连接至分频器d7的输入端CK，时钟信号CLK、分频器d5的输出端QB分别连接与非门nand2_1的输入端，分频器d6、d7的输出端QB连接与非门nand3_1的输入端，反相器inv0的输出端经触发器d9锁存并连接至nand3_1的输入端，与非门nand2_1和nand3_1的输出端连接至或非门NOR2的输入端，或非门NOR2的输出端连接至触发器d8的CK端，触发器d8的输入端D接地，触发器d8的输出端连接至或门or2的输入端。

本发明还提供了一种数字滤波方法。包括以下步骤：

（1）、提取高电平时间宽度大于阈值时间的输入信号；提取信号中高电平的时间宽度等于其原时间宽度减去阈值时间宽度，输入信号的其余部分全转为低电平。

（2）、将计数模块1的提取信号反相得到反相信号。

（3）、将反相信号的低电平和高电平前半段全部转为高电平并且其余部分全转为低电平，高电平前半段的时间宽度等于阈值时间宽度。

（4）、将计数模块1和计数模块2的输出信号整合在一起。

通过采用上述的技术方案，本发明的有益效果是：本发明采用多个分频器和相应的逻辑电路提取时间宽度符合要求的高电平，计数模块1先将高电平缩减掉阈值时间，再由计数模块2将缩减掉的阈值时间补回，结构简单，滤波效果好。

本发明主要应用于芯片中，作为构成芯片数字滤波器模块的一部分，当干扰信号的高电平时间宽度小于本发明的阈值时间宽度时，干扰信号将会被消除，解决了干扰信号被误认为输入信号的问题。本发明滤波电路的阈值时间因此本发明可以结合其他反馈电路，通过改变外部时钟信号CLK的频率大小来选择消除无用的干扰信号。

附图说明

图1为本发明的电路框架图；

图2为本发明的时序图；

图3为本发明的电路图；

图4为计数模块1的电路图；

图5为计数模块2的电路图。

具体实施方式

以下结合附图和具体实施例来进一步说明本发明。

本发明提及的触发器是指D主从型触发器。触发器d0和触发器d9的置位端接高电平。触发器d4的预置端R接低电平时，其输出端Q始终为低电平；触发器d4的预置端R接高电平时，其CK位于上升沿时，其输出端翻转输出高电平。触发器d8的预置端R接低电平时，其输出端Q始终为高电平；触发器d4的预置端R接高电平时，其CK位于上升沿时，其输出端翻转输出低电平。

如图1所示，一种数字滤波电路，包括计数模块1、计数模块2。

计数模块1用于提取高电平时间宽度大于阈值时间的输入信号；提取信号中高电平的时间宽度等于其原时间宽度减去阈值时间宽度，输入信号的其余部分全转为低电平。

计数模块2用于延长计数模块1所提取信号的高电平时间，延长宽度等于阈值时间宽度；先将计数模块1的提取信号反相得到反相信号，再将反相信号的低电平和高电平前半段全部转为高电平并且其余部分全转为低电平，高电平前半段的时间宽度等于阈值时间宽度。

理论上，计数模块2处理后的数据已符合滤波去燥处理要求。但是，由于计数模块1的输出信号经过计数模块2的处理，会造成一定的损耗。因此，在本发明的尾部增加有逻辑门或门or2，计数模块1和计数模块2的输出端都连接至逻辑门的输入端，降低本发明的损耗，保证信号的完整性。

本发明中计数模块1和计数模块2采用分频器作为计算阈值时间的装置。分频器的个数可以根据需要设置。同时，改变外部时钟信号CLK的频率大小也能以改变本发明的滤波电路的阈值时间。

本实施例以两个计数模块都含有三个分频器为例，进行详细描述。如图3和4所示，计数模块1包括分频器d1、d2、d3，两个触发器d0、d4，二输入的与非门nand2_0，三输入的与非门nand3_0，以及或非门nor2；待处理信号与分频器d1、d2、d3的复位端R、触发器d4的输入端D和预置端R连接，分频器d1、d2、d3的输入端D都与各自的输出端QB相连，时钟信号CLK连接分频器d1和触发器d0的CK端，分频器d1的输出端Q连接至分频器d2的输入端CK，分频器d2的输出端Q连接至分频器d3的输入端CK，时钟信号CLK、分频器d1的输出端QB分别连接与非门nand2_0的输入端，分频器d2、d3的输出端QB连接与非门nand3_0的输入端，待处理信号经过触发器d0锁存并连接至nand3_0的输入端，与非门nand2_0和nand3_0的输出端连接至或非门nor2的输入端，或非门nor2的输出端连接至触发器d4的CK端，触发器d4的输出端连接至或门or2的输入端。本实施例中，分频器d1、d2、d3各自构成一个二分频，分频器再组合d1、d2、d3组合成一个八分频，用于滤波器阈值的计时。

如图2所示，在待处理信号处于高电平前段时间内，因为触发器d4的预置值，其输出端输出低电平送到计数模块2。当高电平时间宽度超过阈值时间，在高电平后半时间段内，nor2的输出端nor2_Y至少会输出一个（等于半个clk周期）高电平，并连接到d4的输入端CK；其中，当nor2_Y处于上升沿时刻，待处理信号的高电平送到d4中存储起来，并通过输出端Q送到计数模块2中，同时送到or2的输入端。当处于高电平时间达到8*TCLK后，待处理信号如果继续维持高电平，触发器d4将维持输出高电平，否则触发器d4恢复预置值，输出低电平。当高电平时间宽度少于阈值时间，触发器d4将因预置值，始终输出低电平。

如图3和5所示，计数模块2包括反相器inv0，分频器d5、d6、d7，两个触发器d8、d9，二输入的与非门nand2_1，三输入的与非门nand3_1，以及或非门NOR2；触发器d4的输出端连接至反相器inv0的输入端，反相器inv0的输出端与分频器d5、d6、d7的复位端R、触发器d8和预置端连接，时钟信号CLK连接分频器d5和触发器d9的CK端，分频器d5、d6、d7的输入端D都与各自的输出端QB相连，分频器d5的输出端Q连接至分频器d6的输入端CK，分频器d6的输出端Q连接至分频器d7的输入端CK，时钟信号CLK、分频器d5的输出端QB分别连接与非门nand2_1的输入端，分频器d6、d7的输出端QB连接与非门nand3_1的输入端，反相器inv0的输出端经触发器d9锁存并连接至nand3_1的输入端，与非门nand2_1和nand3_1的输出端连接至或非门NOR2的输入端，或非门NOR2的输出端连接至触发器d8的CK端，触发器d8的输入端D接地，触发器d8的输出端连接至或门or2的输入端。

如图2所示，触发器d4的输出信号，先经过反相器inv0得到反相信号，经计数模块1的处理，反相信号的高电平时间都大于阈值时间。在反相信号处于高电平前段时间内，因为触发器d4预置作用，其输出端输出高电平并送至或门or2。当反相信号的高电平时间宽度超过阈值时间，在高电平后半时间段内，NOR2的输出端NOR2_Y至少会输出一个（等于半个clk周期）高电平，并连接到触发器d8的输入端CK；而当NOR2_Y处于上升沿时刻，触发器d8的输入端D（接地信号）送到触发器d8中存储起来，并通过输出端Q送到or2的输入端。当处于高电平时间达到8*TCLK后，如果反相信号维持高电平，触发器d8将维持输出低电平，否则触发器d4恢复预置值，输出高电平。

以上所述的，仅为本发明的较佳实施例而已，不能限定本发明实施的范围，凡是依本发明申请专利范围所作的均等变化与装饰，皆应仍属于本发明涵盖的范围内。