1.一种数字滤波电路，其特征在于：包括计数模块1和计数模块2；
计数模块1用于提取高电平时间宽度大于阈值时间的输入信号；提取信号中高电平的时间宽度等于其原时间宽度减去阈值时间宽度，输入信号的其余部分全转为低电平；
计数模块2用于延长计数模块1所提取信号的高电平时间，延长宽度等于阈值时间宽度；先将计数模块1的提取信号反相得到反相信号，再将反相信号的低电平和高电平前半段全部转为高电平并且其余部分全转为低电平，高电平前半段的时间宽度等于阈值时间宽度。
2.根据权利要求1所述数字滤波电路，其特征在于：还包括有逻辑门；逻辑门为或门or2，计数模块1和计数模块2的输出端都连接至逻辑门的输入端。
3.根据权利要求2所述数字滤波电路，其特征在于：计数模块1和计数模块2包含至少一个分频器，分频器用作阈值的计时器。
4.根据权利要求3所述数字滤波电路，其特征在于：计数模块1包括有三个分频器。
5.根据权利要求4所述数字滤波电路，其特征在于：计数模块1包括分频器d1、d2、d3，两个触发器d0、d4，二输入的与非门nand2_0，三输入的与非门nand3_0，以及或非门nor2；待处理信号与分频器d1、d2、d3的复位端R、触发器d4的输入端D和预置端R连接，分频器d1、d2、d3的输入端D都与各自的输出端QB相连，时钟信号CLK连接分频器d1和触发器d0的CK端，分频器d1的输出端Q连接至分频器d2的输入端CK，分频器d2的输出端Q连接至分频器d3的输入端CK，时钟信号CLK、分频器d1的输出端QB分别连接与非门nand2_0的输入端，分频器d2、d3的输出端QB连接与非门nand3_0的输入端，待处理信号经过触发器d0锁存并连接至nand3_0的输入端，与非门nand2_0和nand3_0的输出端连接至或非门nor2的输入端，或非门nor2的输出端连接至触发器d4的CK端，触发器d4的输出端连接至或门or2的输入端。
6.根据权利要求5所述数字滤波电路，其特征在于：计数模块2包括反相器inv0，分频器d5、d6、d7，两个触发器d8、d9，二输入的与非门nand2_1，三输入的与非门nand3_1，以及或非门NOR2；触发器d4的输出端连接至反相器inv0的输入端，反相器inv0的输出端与分频器d5、d6、d7的复位端R、触发器d8和预置端连接，时钟信号CLK连接分频器d5和触发器d9的CK端，分频器d5、d6、d7的输入端D都与各自的输出端QB相连，分频器d5的输出端Q连接至分频器d6的输入端CK，分频器d6的输出端Q连接至分频器d7的输入端CK，时钟信号CLK、分频器d5的输出端QB分别连接与非门nand2_1的输入端，分频器d6、d7的输出端QB连接与非门nand3_1的输入端，反相器inv0的输出端经触发器d9锁存并连接至nand3_1的输入端，与非门nand2_1和nand3_1的输出端连接至或非门NOR2的输入端，或非门NOR2的输出端连接至触发器d8的CK端，触发器d8的输入端D接地，触发器d8的输出端连接至或门or2的输入端。