一种三态过零比较电路及电源管理芯片的制作方法

本实用新型涉及模拟集成电路技术领域，更具体的说，是涉及一种三态过零比较电路及电源管理芯片，其适用于开关电源电路。

背景技术：

开关电源芯片是模拟集成电路中一类用途极广泛的芯片，其可以根据负载的需求将输入电压降低或提升，产生稳定的输出电压提供给后级的负载电路，其通常具有转换效率高、控制方式灵活、输入输出范围宽等特点。而在开关电源芯片中，BOOST升压类型的开关电源芯片有着极为重要的用途，其特点是可以控制功率管的导通与关断，使输出电压高于输入电压。

如图1所示，功率管驱动信号DRVP表示占空比为D的方波信号，当DRVP 为高电平时，主功率开关管MP1关断，N型功率开关管MN1导通，则SW端被拉至地电位，输入端VIN的电源VIN在电感L1上产生对地的电流使得电感L1存储能量，此时通过电容C1向输出端VOUT供电；当DRVP为低电平时，主功率开关管MP1导通，N型功率开关管MN1关断，由于电感L1上的电流不能突变，因此，SW端电位被抬高，VSW>VOUT，通过主功率开关管MP1向电容C1和输出端VOUT供电，由能量守恒定律，当电路稳定工作时可得：VOUT＝VIN/D。在BOOST升压电路中，若负载电流比较小，在主功率开关管MP1导通期间，当电感电流iL逐渐减小时，输出端VOUT的电压VOUT和SW端的电压VSW逐渐逼近，当iL为负时，VOUT>VSW，此时会产生从输出端VOUT到输入端VIN的反向倒灌电流，会对输入端VIN的电源VIN带来损害。因此，BOOST电路中需要增加过零检测比较电路1，当过零检测比较电路1检测到电感L1上的电流逐渐逼近0时，则BOOST_NCD信号会从低电平翻转为高电平，并控制功率驱动电路2 使功率管驱动信号DRVP为高电平，将主功率开关管MP1关断，达到保护功率级的作用。

如图2所示，为现有的过零检测比较电路原理图，具体的，过零检测比较电路1包括：过零比较模块21和逻辑输出模块22，在BOOST电路中，当DRVP 为主功率开关管MP1的驱动信号，DRVN为DRVP的反向信号，当DRVP为低电平，主功率开关管MP1导通，过零检测比较电路1开始工作，若检测到 VSW>VOUT，则无反向电流产生，过零检测比较电路1输出BOOST_NCD维持低电平；当VSW<VOUT时，主功率开关管MP1上会产生从输出端VOUT至SW端的负向反灌电流，此时过零检测比较电路1输出高电平，并控制DRVP信号关断主功率开关管MP1。但是，该过零检测比较电路1存在以下两个缺陷：

第一，在DRVP变为低电平时，过零比较器会立刻使能比较VOUT和VSW的大小，但此时SW端的电位从较低的电位抬升至高电位时需要一定的时间，并且在SW端的电位稳定前，会有一定的阻尼振荡现象，这会导致过零比较器发生误翻转，产生错误的功率管驱动信号DRVP；

第二，在电感电流iL比较大时，为了防止工艺、温漂等因素带来的偏移，通常在SW端加入失调单元第二开关管MP2使得过零检测比较电路的比较点为正向电感电流，当在强制PWM调制模式下，负载电流比较小时，主功率开关管MP1正常导通期间电感上会出现负向电流，若使能现有的过零检测比较器会发生误翻转导致BOOST电路无法正常工作，因此通常会在极轻载时关闭过零检测模块，但这样的方案有系统性风险，即当VOUT端突然加入强源或发生过压等异常时，主功率开关管MP1会流过反向大电流，导致主功率开关管 MP1烧毁，从而损坏电源管理芯片。

技术实现要素：

有鉴于此，本实用新型提供了一种三态过零比较电路及电源管理芯片，适用于开关电源电路，以防止过零检测信号在开关电源功率管瞬间切换期间误触发，并可以根据模式选择同时提供正向电流偏移和负向电流偏移两种保护触发机制。

为实现上述目的，本实用新型提供如下技术方案：

一种三态过零比较电路，适用于开关电源电路，所述三态过零比较电路包括：过零比较模块、逻辑输出模块、启动延时模块、负向失调切换模块以及轻载检测模块，其中：

所述过零比较模块包括第一端、第二端、第三端、第四端、第五端、第六端和第七端；所述启动延时模块包括第一端、第二端、第三端和第四端；所述逻辑输出模块包括第一端、第二端、第三端和第四端；所述负向失调切换模块包括第一端、第二端和第三端；所述轻载检测模块包括第一端和第二端；

所述过零比较模块的第一端作为所述三态过零比较电路的输出端VOUT，所述过零比较模块的第二端作为所述三态过零比较电路的SW端；所述过零比较模块的第三端与所述启动延时模块的第二端相连，所述过零比较模块的第四端与所述启动延时模块的第三端相连，所述过零比较模块的第五端与所述负向失调切换模块的第一端相连，所述过零比较模块的第六端与所述负向失调切换模块的第二端相连，所述过零比较模块的第七端与所述逻辑输出模块的第一端相连，所述负向失调切换模块的第三端作为所述负向失调切换模块的FPWM输入端；

所述逻辑输出模块的第二端与所述启动延时模块的第四端相连，所述逻辑输出模块的第三端与所述启动延时模块的第一端相连，所述逻辑输出模块的第四端作为所述三态过零比较电路的输出端；

所述轻载检测模块用于检测电感电流，所述轻载检测模块的输出端与所述负向失调切换模块的第三端相连，当所述轻载检测模块检测所述电感电流为轻载且需要工作在PWM模式下时，所述轻载检测模块的输出高电平，否则，所述轻载检测模块的输出低电平；

所述过零比较模块用于比较所述输出端VOUT与所述SW端的电压，产生逻辑电平翻转并控制主功率开关管的关断；

所述启动延时模块用于在DRVP信号为低，所述过零比较模块开启时，产生合适的启动时序，以避免所述SW端的电压扰动在建立过程中所产生的误翻；

所述逻辑输出模块用于将所述过零比较模块输出的电压转换为数字逻辑控制信号；

所述负向失调切换模块用于当负载电流极低时，将所述过零比较模块的翻转点设为负向电流，起到保护作用。

进一步的，所述过零比较模块包括：电流源(I)、第二PMOS管(MP2)、第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第二NMOS管(MN2)、第三NMOS管(MN3)、第六NMOS管(MN6)、第七NMOS管(MN7)，其中：

所述电流源(I)的第一端、所述第四PMOS管(MP4)的第一端与所述第五PMOS管(MP5)的第二端的公共端、所述第七PMOS管(MP7)的第二端作为所述过零比较模块的第一端；所述第二PMOS管(MP2)的第二端作为所述过零比较模块的第二端；所述第七PMOS管(MP7)的第一端与所述第七NMOS管(MN7)的第一端的公共端作为所述过零比较模块的第七端与所述逻辑输出模块的第一端相连；

所述第二PMOS管(MP2)的第一端分别与所述第四PMOS管(MP4) 的第二端和所述第六PMOS管(MP6)的第二端相连；所述第五PMOS管(MP5) 的控制端与所述第五PMOS管(MP5)的第一端相连，其公共端与所述第三 NMOS管(MN3)的第一端相连，作为所述过零比较模块的第五端与所述负向失调切换模块的第一端相连；

所述第七PMOS管(MP7)的控制端与所述第六PMOS管(MP6)的第一端相连，并与所述第六NMOS管(MN6)的第一端相连；所述第七NMOS 管(MN7)的控制端、所述第六NMOS管(MN6)的控制端、所述第三NMOS 管(MN3)的控制端、所述第二NMOS管(MN2)的控制端相连，作为所述过零比较模块的第六端与所述负向失调切换模块的第二端相连；

所述第二NMOS管(MN2)的控制端与所述第二NMOS管(MN2)的第一端相连，所述第二NMOS管(MN2)的第一端与所述电流源(I)的第二端相连；所述第二NMOS管(MN2)的第二端、所述第三NMOS管(MN3) 的第二端、所述第六NMOS管(MN6)的第二端以及所述第七NMOS管(MN7) 的第二端接地；

所述第二PMOS管(MP2)的控制端作为所述过零比较模块的第三端与所述启动延时模块的第二端相连；所述第四PMOS管(MP4)的控制端作为所述过零比较模块的第四端与所述启动延时模块的第三端相连。

进一步的，所述负向失调切换模块包括：第四NMOS管(MN4)和第五 NMOS管(MN5)，其中：

所述第四NMOS管(MN4)的第一端作为所述负向失调切换模块的第一端与所述过零比较模块的第五端相连，所述第四NMOS管(MN4)的控制端作为所述负向失调切换模块的第三端输入FPWM；所述第四NMOS管(MN4) 的第二端与所述第五NMOS管(MN5)的第一端相连，所述第五NMOS管 (MN5)的控制端作为所述负向失调切换模块的第二端与所述过零比较模块的第六端相连；所述第五NMOS管(MN5)的第二端与接地。

进一步的，所述逻辑输出模块包括：第一反相器(INV1)、第二反相器 (INV2)、第一与非门(NAND1)、第一或非门(NOR1)、第二或非门(NOR2)，其中：

所述第一反相器(INV1)的输入端作为所述逻辑输出模块的第一端与所述过零比较模块的第七端相连；所述第一反相器(INV1)的输出端与所述第一与非门(NAND1)的第一输入端相连；所述第一与非门(NAND1)的第二输入端作为所述逻辑输出模块的第二端与所述启动延时模块的第四端相连；所述第一与非门(NAND1)的输出端与所述第一或非门(NOR1)的第一输入端相连；

所述第二或非门(NOR2)的第二输入端与所述启动延时模块的第一端相连，所述第二或非门(NOR2)的第一输入端与所述第一或非门(NOR1)的输出端相连，所述第一或非门(NOR1)的第二输入端与所述第二或非门 (NOR2)的输出端相连；

所述第一或非门(NOR1)的输出端与所述第二反相器(INV2)的输入端相连，所述第二反相器(INV2)的输出端作为所述逻辑输出模块的第四端。

进一步的，所述启动延时模块包括：第一延时单元，第二延时单元、第三反相器(INV3)和第四反相器(INV4)，其中：

所述第一延时单元的第一端作为所述启动延时模块的第一端与所述逻辑输出模块的第三端相连；所述第一延时单元的第二端分别与所述第二延时单元的第一端和所述第三反相器(INV3)的输入端相连，且所述第一延时单元的第二端作为所述启动延时模块的第二端与所述过零比较模块的第三端相连；所述第三反相器(INV3)的输出端作为所述启动延时模块的第三端与所述过零比较模块的第四端相连；

所述第二延时单元的输出端与所述第四反相器(INV4)的输入端相连，所述第四反相器(INV4)的输出端作为所述启动延时模块的第四端与所述逻辑输出模块的第二端相连。

进一步的，所述第一延时单元和/或所述第二延时单元包括：第五反相器 (INV5)、第六反相器(INV6)、第七反相器(INV7)、电阻(RA)、第一电容(CA)、第一与门(AND1)以及开关管(MPA)，其中：

所述第六反相器(INV6)的输入端作为所述第一延时单元和/或所述第二延时单元的第一端；所述第六反相器(INV6)的输出端分别与所述第七反相器(INV7)的输入端、所述开关管(MPA)的控制端以及所述第一与门(AND1) 的第二输入端相连；

所述第七反相器(INV7)的输出端与所述电阻(RA)的一端相连，所述电阻(RA)的另一端分别与所述第五反相器(INV5)的输入端、所述第一电容(CA)的一端以及所述开关管(MPA)的第一端相连；所述开关管(MPA) 的第二端与电源端(VDD)相连，所述第一电容(CA)的另一端接地；

所述第五反相器(INV5)的输出与所述第一与门(AND1)的第一输入端相连，所述第一与门(AND1)的输出端作为所述第一延时单元和/或所述第二延时单元的第二端。

进一步的，所述第一延时单元和/或所述第二延时单元包括：第八反相器(INV8)、第九反相器(INV9)、第十反相器(INV10)、第十一反相器(INV11)、第十二反相器(INV12)、第八PMOS管(MP8)、第九PMOS管(MP9)、第十PMOS管(MP10)、第八NMOS管(MN8)、第九NMOS管(MN9)、第十NMOS管(MN10)和第二电容(CB)，其中：

所述第八反相器(INV8)的输入端作为所述第一延时单元和/或所述第二延时单元的第一端；所述第八反相器(INV8)的输出端与所述第九反相器 (INV9)的输入端相连，所述第九反相器(INV9)的输出端分别与所述第八 NMOS管(MN8)的控制端和所述第十反相器(INV10)的输入端相连；

所述第十反相器(INV10)的输出端与所述第十NMOS管(MN10)的控制端相连，所述第八NMOS管(MN8)的第一端与所述第八PMOS管(MP8) 的第一端相连，所述第八PMOS管(MP8)的第一端与所述第八PMOS管(MP8) 的控制端相连，所述第八PMOS管(MP8)的第二端、所述第九PMOS管(MP9) 的第二端和所述第十PMOS管(MP10)的第二端与电源端(VDD)相连，所述第十PMOS管(MP10)的控制端与所述第十一反相器(INV11)的输出端相连；

所述第八NMOS管(MN8)的第二端与所述第九NMOS管(MN9)的第一端相连，所述第九NMOS管(MN9)的控制端与所述第十一反相器 (INV11)的输出端相连；所述第九NMOS管(MN9)的第二端和所述第十 NMOS管(MN9)的第二端接地；

所述第八PMOS管(MP8)的控制端与所述第九PMOS管(MP9)的控制端相连，所述第九PMOS管(MP9)的第一端和所述第十PMOS管(MP10) 的第一端与所述第十NMOS管(MN10)的第一端相连；所述第十NMOS管 (MN10)的第一端分别与所述第十一反相器(INV11)的输入端和所述第二电容(CB)的一端相连，所述第十一反相器(INV11)的输出端与所述第十二反相器(INV12)的输入端相连，所述第二电容(CB)的另一端接地；所述第十二反相器(INV12)的输出端作为所述第一延时单元和/或所述第二延时单元的第二端。

一种电源管理芯片，包括：上述所述的三态过零比较电路。

经由上述的技术方案可知，与现有技术相比，本实用新型公开了一种三态过零比较电路及电源管理芯片，适用于开关电源电路，该三态过零比较电路包括：过零比较模块、逻辑输出模块、启动延时模块、负向失调切换模块以及轻载检测模块，其中，过零比较模块用于比较输出端VOUT与SW端的电压，产生逻辑电平翻转并控制主功率开关管的关断；启动延时模块用于在 DRVP信号为低，过零比较模块开启时，产生合适的启动时序，以避免SW端的电压扰动在建立过程中所产生的误翻；逻辑输出模块用于将过零比较模块输出的电压转换为数字逻辑控制信号；负向失调切换模块用于当负载电流极低时，将过零比较模块的翻转点设为负向电流，起到保护作用。通过本实用新型提供的三态过零比较电路可以防止过零检测信号在开关电源功率管瞬间切换期间误触发，并可以根据模式选择同时提供正向电流偏移和负向电流偏移两种保护触发机制，避免主功率开关管被烧毁，从而保护电源管理芯片。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中提供的一种BOOST电路结构示意图；

图2为现有技术中提供的一种过零比较电路原理示意图；

图3为本实用新型实施例提供的另一种三态过零比较电路结构示意图；

图4为本实用新型实施例提供的第一延迟单元和/或第二延迟单元的一种实现电路原理图；

图5为本实用新型实施例提供的功率管驱动信号DRVP、第一延迟单元的输出信号DRVP_DLY1和第二延迟单元的输出信号DRVP_DLY2的波形示意图；

图6为本实用新型实施例提供的第一延迟单元和/或第二延迟单元的另一种实现电路原理图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

如图3所示，为解决现有技术的问题，本实用新型提出了一种三态过零检测比较电路，适用于开关电源电路，其主要包括：过零比较模块31、逻辑输出模块32、启动延时模块33、负向失调切换模块34以及轻载检测模块35。

本实用新型的原理示意框图如图3所示，上述过零比较模块31包括第一端VOUT、第二端SW、第三端DRVP_DLY1、第四端DRVP_DLY1N、第五端、第六端和第七端；上述启动延时模块33包括第一端DRVP、第二端 DRVP_DLY1、第三端DRVP_DLY1N和第四端DRVP_DLY2N；上述逻辑输出模块32包括第一端、第二端DRVP_DLY2N、第三端DRVP和第四端 BOOST_NCD；上述负向失调切换模块34包括第一端、第二端和第三端 FPWM；上述轻载检测模块35包括第一端iL和第二端FPWM；。

上述过零比较模块31的第一端VOUT作为上述三态过零比较电路的输出端VOUT，上述过零比较模块31的第二端SW作为上述三态过零比较电路的 SW端；上述过零比较模块31的第三端DRVP_DLY1与上述启动延时模块33 的第二端DRVP_DLY1相连，上述过零比较模块31的第四端DRVP_DLY1N 与上述启动延时模块33的第三端DRVP_DLY1N相连，上述过零比较模块31 的第五端与上述负向失调切换模块34的第一端相连，上述过零比较模块31 的第六端与上述负向失调切换模块34的第二端相连，所述过零比较模块31 的第七端与所述逻辑输出模块32的第一端相连，上述负向失调切换模块34 的第三端FPWM作为上述负向失调切换模块的FPWM输入端；上述逻辑输出模块32的第二端DRVP_DLY2N与上述启动延时模块33的第四端 DRVP_DLY2N相连，上述逻辑输出模块32的第三端DRVP与上述启动延时模块33的第一端DRVP相连，上述逻辑输出模块32的第四端BOOST_NCD 作为上述三态过零比较电路的输出端BOOST_NCD。

上述轻载检测模块用于检测电感电流，上述轻载检测模块的输出端与上述负向失调切换模块的第三端相连，当上述轻载检测模块检测上述电感电流为轻载且需要工作在PWM模式下时，上述轻载检测模块的输出高电平，否则，上述轻载检测模块的输出低电平；上述过零比较模块31用于比较上述输出端 VOUT与上述SW端的电压，产生逻辑电平翻转并控制主功率开关管MP1的关断；上述启动延时模块33用于在DRVP信号为低，上述过零比较模块31 开启时，产生合适的启动时序，以避免上述SW端的电压扰动在建立过程中所产生的误翻；上述逻辑输出模块32用于将上述过零比较模块31输出的电压转换为数字逻辑控制信号；上述负向失调切换模块34用于当负载电流极低时，将上述过零比较模块31的翻转点设为负向电流，起到保护作用。

图3为本实用新型的具体实现电路图，其中，第二PMOS管MP2的作用是设置合适的正向失调电流，对过零比较翻转点留有一定裕量以防止工艺、温度等漂移带来的偏差；第二PMOS管MP2选用与图1中主功率开关管MP1相同类型的器件，以达到等效阻抗匹配。

如图3所示，优选的，上述过零比较模块31包括：电流源I、第二PMOS 管MP2、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第二NMOS管MN2、第三NMOS管MN3、第六NMOS 管MN6、第七NMOS管MN7，其中：

上述电流源I的第一端、上述第四PMOS管MP4的第一端与上述第五 PMOS管MP5的第二端的公共端、上述第七PMOS管MP7的第二端作为上述过零比较模块31的第一端VOUT；上述第二PMOS管MP2的第二端作为上述过零比较模块31的第二端SW；上述第七PMOS管MP7的第一端与上述第七NMOS管MN7的第一端的公共端作为上述过零比较模块31的第七端与上述逻辑输出模块32的第一端相连；

上述第二PMOS管MP2的第一端分别与上述第四PMOS管MP4的第二端和上述第六PMOS管MP6的第二端相连；上述第五PMOS管MP5的控制端与上述第五PMOS管MP5的第一端相连，其公共端与上述第三NMOS管MN3的第一端相连，作为上述过零比较模块31的第五端与上述负向失调切换模块34的第一端相连；

上述第七PMOS管MP7的控制端与上述第六PMOS管MP6的第一端相连，并与上述第六NMOS管MN6的第一端相连；上述第七NMOS管MN7 的控制端、上述第六NMOS管MN6的控制端、上述第三NMOS管MN3的控制端和上述第二NMOS管MN2的控制端相连，作为上述过零比较模块31 的第六端与上述负向失调切换模块34的第二端相连；

上述第二NMOS管MN2的控制端与上述第二NMOS管MN2的第一端相连，上述第二NMOS管MN2的第一端与上述电流源I的第二端相连；上述第二NMOS管MN2的第二端、上述第三NMOS管MN3的第二端、上述第六NMOS管MN6的第二端以及上述第七NMOS管MN7的第二端接地；

上述第二PMOS管MP2的控制端作为上述过零比较模块31的第三端 DRVP_DLY1N与上述启动延时模块33的第二端DRVP_DLY1N相连；上述第四PMOS管MP4的控制端作为上述过零比较模块31的第四端 DRVP_DLY2N与上述启动延时模块33的第三端DRVP_DLY2N相连。

需要说明的是，上述第二PMOS管MP2、上述第四PMOS管MP4、上述第五PMOS管MP5、上述第六PMOS管MP6、上述第七PMOS管MP7、上述第二NMOS管MN2、上述第三NMOS管MN3、上述第六NMOS管MN6 以及上述第七NMOS管MN7的第一端为源极、第二端为漏极、控制端为栅极。

如图3所示，优选的，上述负向失调切换模块34包括：第四NMOS管 MN4和第五NMOS管MN5，其中：

上述第四NMOS管MN4的第一端作为上述负向失调切换模块34的第一端与上述过零比较模块31的第五端相连，上述第四NMOS管MN4的控制端作为上述负向失调切换模块34的第三端输入FPWM；上述第四NMOS管MN4 的第二端与上述第五NMOS管MN5的第一端相连，上述第五NMOS管MN5 的控制端作为上述负向失调切换模块34的第二端与上述过零比较模块31的第六端相连；上述第五NMOS管MN5的第二端与接地。

需要说明的是，上述第四NMOS管MN4和上述第五NMOS管MN5的第一端为源极、第二端为漏极、控制端为栅极。

如图3所示，优选的，上述逻辑输出模块32包括：第一反相器INV1、第二反相器INV2、第一与非门NAND1、第一或非门NOR1、第二或非门NOR2，其中：

上述第一反相器INV1的输入端作为上述逻辑输出模块32的第一端与上述过零比较模块31的第七端相连；上述第一反相器INV1的输出端与上述第一与非门NAND1的第一输入端相连；上述第一与非门NAND1的第二输入端作为上述逻辑输出模块32的第二端DRVP_DLY2N与上述启动延时模块33 的第四端DRVP_DLY2N相连；上述第一与非门NAND1的输出端与上述第一或非门NOR1的第一输入端相连；上述第二或非门NOR2的第二输入端DRVP 与上述启动延时模块33的第一端DRVP相连，上述第二或非门NOR2的第一输入端与上述第一或非门NOR1的输出端相连，上述第一或非门NOR1的第二输入端与上述第二或非门NOR2的输出端相连；上述第一或非门NOR1的输出端与上述第二反相器INV2的输入端相连，上述第二反相器INV2的输出端作为上述逻辑输出模块32的第四端BOOST_NCD。

如图3所示，优选的，上述启动延时模块33包括：第一延时单元，第二延时单元、第三反相器INV3和第四反相器INV4，其中：

上述第一延时单元的第一端作为上述启动延时模块33的第一端DRVP与上述逻辑输出模块32的第三端DRVP相连；上述第一延时单元的第二端分别与上述第二延时单元的第一端和上述第三反相器INV3的输入端相连，且上述第一延时单元的第二端作为上述启动延时模块33的第二端DRVP_DLY1与上述过零比较模块31的第三端DRVP_DLY1相连；上述第三反相器INV3的输出端作为上述启动延时模块33的第三端DRVP_DLY1N与上述过零比较模块 31的第四端DRVP_DLY1N相连；

上述第二延时单元的输出端与上述第四反相器INV4的输入端相连，上述第四反相器INV4的输出端作为上述启动延时模块33的第四端DRVP_DLY2N 与上述逻辑输出模块32的第二端DRVP_DLY2N相连。

如图3所示，第三NMOS管MN3、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7为第二NMOS管MN2的镜像管，以匹配第二NMOS管MN2 的电流IMN2，设置合适的晶体管宽敞比，使得IMN3＝IMN6＝IMN7，IMN5＝kIMN6(k>1)，第一延时单元和第二延时单元，其具体可行的电路由图4给出，

如图4所示，优选的，上述第一延时单元和/或上述第二延时单元包括：第五反相器INV5、第六反相器INV6、第七反相器INV7、电阻RA、第一电容CA、第一与门AND1以及开关管MPA，其中：

上述第六反相器INV6的输入端作为上述第一延时单元和/或上述第二延时单元的第一端S_IN；上述第六反相器INV6的输出端分别与上述第七反相器INV7的输入端、上述开关管MPA的控制端以及上述第一与门AND1的第二输入端相连；上述第七反相器INV7的输出端与上述电阻RA的一端相连，上述电阻RA的另一端分别与上述第五反相器INV5的输入端、上述第一电容 CA的一端以及上述开关管MPA的第一端相连；上述开关管MPA的第二端与电源端VDD相连，上述第一电容CA的另一端接地；上述第五反相器INV5 的输出与上述第一与门AND1的第一输入端相连，上述第一与门AND1的输出端作为上述第一延时单元和/或上述第二延时单元的第二端S_OUT。

需要说明的是，上述开关管MPA的第一端为源极、第二端为漏极、控制端为栅极。

在图3中，当电感电流iL为轻载且需要工作在PWM模式下时，FPWM为高电平，否则，FPWM为低电平。当FPWM为低电平时，第四NMOS管MN4关断，则此时有IMP5＝IMP6；当DRVP从高电平翻转为低电平时，则DRVP_DLY1为高电平，DRVP_DLYN为低电平，则第四PMOS管MP4首先关断，此时过零比较模块31会检测VOUT端与SW端的电压并进行比较，但此时SW端电压还未稳定建立，则有DRVP_DLY2为高电平，即通过两级延时单元来对DRVP信号进行延时，并通过逻辑输出模块32屏蔽BOOST_NCD信号的输出，防止其发生误翻转，当经过第二延时单元的时延后，DRVP_DLY2为低电平，DRVP_DLY2N 为高电平，此时该信号清除对BOOST_NCD信号的屏蔽，过零比较模块31的输出可以正常传输至BOOST_NCD端口，在这种状态下，如果VOUT>VSW-IMN6*RON_P2，其中，RON_P2为第二PMOS管MP2的等效导通阻抗，则BOOST_NCD为高电平并锁定为该状态，该信号会使DRVP为高电平，功率开关管MP1关断，直至下个周期到来后重新复位DRVP为低电平，过零比较模块31重新开启启动时序并对VOUT端和VSW端进行检测与比较。

当电感电流很小时，FPWM为高电平，第四NMOS管MN4开启，则此时有IMP5＝IMN5+IMN3＝(1+k)IMN5，IMP6＝IMN6，所以有IMP5>IMP6。当DRVP信号翻转为低电平时，则第三PMOS管MP4首先关断，此时过零比较模块31会检测VOUT与VSW的电压并进行比较，但此时VSW电压还未稳定建立，有DRVP_DLY1为高电平，即通过延时单元来对DRVP信号进行延时，并通过逻辑输出模块32 屏蔽BOOST_NCD信号的输出，防止其发生误翻转，当经过第二延时单元的时延后，DRVP_DLY2为低电平，DRVP_DLY2N为高电平，此时该信号清除对 BOOST_NCD信号的屏蔽，过零比较模块31的输出可以正常传输至 BOOST_NCD端口，在这种状态下，若有

其中，WN6/LN6为第六NMOS 管MN6的宽敞比、un为N型管的电子迁移率、COX为栅氧电容。则BOOST_NCD 为高电平并锁定为该状态，该信号会使DRVP为高电平，功率开关管MP1关断，直至下个周期到来后重新复位DRVP为低电平，过零比较模块31重新开启启动时序并对VOUT端和VSW端进行检测与比较。

图4为本实用新型中第一延时单元和/或第二延时单元的一种可行的电路原理图。在图4中，S_IN为信号输入端，S_OUT为延时信号输出端，当S_IN 从高电平翻为低电平时，A0节点从低电平翻为高电平，开关管MPA对于A1节点的上拉关断，A1节点逐渐通过第七反相器INV7放电翻为低电平，则A2节点翻转为高电平，从而使S_OUT产生延时信号；当S_IN从低电平翻为高电平时， A0节点从高电平翻为低电平，A1节点被立即上拉至高电平，A2节点变为低电平，从而使S_OUT很快翻转为高电平，从而产生S_IN从高电平翻为低电平有延时，从低电平翻转为高电平无延时的效果，根据第一延时单元和第二延时单元的作用，功率管驱动信号DRVP、第一延迟单元的输出信号DRVP_DLY1 和第二延迟单元的输出信号DRVP_DLY2的波形如图5所示，图5中T_dly1为第一延时单元的延时时间，T_dly2为第二延时单元的延时时间。

图6为本实用新型中第一延时单元和/或第二延时单元的另一种可行的电路原理图。如图6所示，上述第一延时单元和/或上述第二延时单元包括：第八反相器INV8、第九反相器INV9、第十反相器INV10、第十一反相器INV11、第十二反相器INV12、第八PMOS管MP8、第九PMOS管MP9、第十PMOS 管MP10、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10 和第二电容CB，其中：

上述第八反相器INV8的输入端作为上述第一延时单元和/或上述第二延时单元的第一端；上述第八反相器INV8的输出端与上述第九反相器INV9的输入端相连，上述第九反相器INV9的输出端分别与上述第八NMOS管MN8 的控制端和上述第十反相器INV10的输入端相连；上述第十反相器INV10的输出端与上述第十NMOS管MN10的控制端相连，上述第八NMOS管MN8 的第一端与上述第八PMOS管MP8的第一端相连，上述第八PMOS管MP8 的第一端与上述第八PMOS管MP8的控制端相连，上述第八PMOS管MP8 的第二端、上述第九PMOS管MP9的第二端和上述第十PMOS管MP10的第二端与电源端VDD相连，上述第十PMOS管MP10的控制端与上述第十一反相器INV11的输出端相连。

上述第八NMOS管MN8的第二端与上述第九NMOS管MN9的第一端相连，上述第九NMOS管MN9的控制端与上述第十一反相器INV11的输出端相连；上述第九NMOS管MN9的第二端和上述第十NMOS管MN9的第二端接地；上述第八PMOS管MP8的控制端与上述第九PMOS管MP9的控制端相连，上述第九PMOS管MP9的第一端和上述第十PMOS管MP10的第一端与上述第十NMOS管MN10的第一端相连；上述第十NMOS管MN10 的第一端分别与上述第十一反相器INV11的输入端和上述第二电容CB的一端相连，上述第十一反相器INV11的输出端与上述第十二反相器INV12的输入端相连，上述第二电容CB的另一端接地；上述第十二反相器INV12的输出端作为上述第一延时单元和/或上述第二延时单元的第二端。

需要说明的是，上述第八PMOS管MP8、第九PMOS管MP9、第十PMOS 管MP10、第八NMOS管MN8、第九NMOS管MN9和第十NMOS管MN10 的第一端为源极、第二端为漏极、控制端为栅极。

本实用新型实施例提供的上述三态过零比较电路具有抗干扰能力强、状态可控、可靠性高等特性，并可广泛应用于电源管理芯片中。

在本实用新型实施例公开的一种适用于开关电源电路的三态过零比较电路的基础上，本实用新型实施例还公开了一种电源管理芯片，包括：上述的三态过零比较电路。

综上所述，本实用新型实施例提供了一种三态过零比较电路及电源管理芯片，适用于开关电源电路，该三态过零比较电路包括：过零比较模块、逻辑输出模块、启动延时模块、负向失调切换模块以及轻载检测模块，其中，过零比较模块用于比较输出端VOUT与SW端的电压，产生逻辑电平翻转并控制主功率开关管的关断；启动延时模块用于在DRVP信号为低，过零比较模块开启时，产生合适的启动时序，以避免SW端的电压扰动在建立过程中所产生的误翻；逻辑输出模块用于将过零比较模块输出的电压转换为数字逻辑控制信号；负向失调切换模块用于当负载电流极低时，将过零比较模块的翻转点设为负向电流，起到保护作用。通过本实用新型提供的三态过零比较电路可以防止过零检测信号在开关电源功率管瞬间切换期间误触发，并可以根据模式选择同时提供正向电流偏移和负向电流偏移两种保护触发机制，避免主功率开关管被烧毁，从而保护电源管理芯片。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上结合附图对本实用新型所提出的电路进行了示例性描述，以上实施例的说明只是用于帮助理解本实用新型的核心思想。对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本实用新型的限制。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。