上下拉电阻电路、IO电路以及芯片的制作方法

本实用新型涉及输入输出电路领域，具体而言，涉及一种上下拉电阻电路、IO电路以及芯片。

背景技术：

在标准的CMOS工艺中，通用输入输出(General Purpose Input Output，GPIO)电路主要是由若干被称为场效应晶体管MOSFET的基本元器件搭建起来的，MOS管有4个接线端子，在这4个端子分别加合适的电压，就可以令MOS管按既定的方式工作。基于既定的生产工艺，要求MOS的4个端子两两之间的电压差不超过某个范围，这个电压范围也就是MOS管的工作电压。基于一种标准的CMOS工艺，该CMOS工艺提供的MOS管的典型工作电压为3.3V，最高可忍受的工作电压不超过3.3V的10％，即不超过3.6V，而在MOS管的工作电压不超过工艺要求的前提下，GPIO电路可以忍受的外部输入电平远超于MOS管可忍受的最高工作电压，则GPIO具有耐高压特性。

目前的输入输出(Input/Output，IO)设计技术，着重点都是如何解决输出驱动级的耐高压问题，对于GPIO而言，除了输出，还需要有上下拉电阻，而对于在GPIO中实现上下拉电阻的电路具有耐高压特性的技术方案则比较缺乏。

技术实现要素：

本实用新型的目的在于提供一种上下拉电阻电路、IO电路以及芯片，为IO电路提供耐高压的上拉电阻。

本实用新型第一方面提供一种上下拉电阻电路，所述上下拉电阻电路位于芯片中，所述芯片包括第一供电电源以及第二供电电源，所述第一供电电源为所述芯片的主电源，所述第二供电电源为所述芯片的副电源，所述第二供电电源电平低于所述第一供电电源电平；

所述上下拉电阻电路包括第一场效应管、第二场效应管以及第一电阻，所述第一场效应管的栅极连接芯片的内部逻辑电路，所述第一场效应管的源极连接第一供电电源，所述第一场效应管的漏极连接所述第二场效应管的漏极，所述第二场效应管的栅极连接IO电路中的电源选择电路，所述电源选择电路用于输出所述第一供电电源以及所述第二供电电源中的较大供电电源，所述第二场效应管的源极连接所述第一电阻的一端，所述第一电阻的另一端连接芯片的引脚输入；

在所述芯片的内部逻辑电路输出使能信号时，所述上下拉电阻电路为芯片提供上拉电阻。

可选地，还包括第三场效应管、第四场效应管以及第二电阻，所述第二电阻的一端连接芯片的引脚输入，所述第二电阻的另一端连接所述第三场效应管的漏极，所述第三场效应管的栅极连接所述电源选择电路，所述第三场效应管的源极连接所述第四场效应管的漏极，所述第四场效应管的栅极连接芯片的内部逻辑电路，所述第四场效应管的源极接地；

所述上下拉电阻电路根据芯片的内部逻辑电路的输出信号为芯片提供上拉电阻和/或下拉电阻。

可选地，所述第一场效应管为P沟道场效应管，所述第二场效应管、所述第三场效应管以及所述第四场效应管为N沟道场效应管。

可选地，所述第一场效应管的衬底连接第一电平接点，所述第一电平接点的电平为引脚输入电平、第一供电电源电平以及第二供电电源电平中的最大值。

可选地，所述第二场效应管、所述第三场效应管以及所述第四场效应管的衬底均接地。

可选地，所述第二场效应管为本征N沟道场效应管。

可选地，所述第一供电电源的工作电平为3.3V。

可选地，所述第二供电电源的工作电平为1.8V。

本实用新型第二方面提供一种IO电路，用于为芯片与外部设备提供数据交互接口，包括输出驱动电路、输入电路以及第一方面所述的上下拉电阻电路，所述输出驱动电路、所述输入电路以及所述上下拉电阻电路均与芯片的第一供电电源以及第二供电电源连接，所述上下拉电阻电路用于为所述IO电路提供上拉电阻和/或下拉电阻。

本实用新型第三方面提供一种芯片，包括第二方面所述的IO电路，所述芯片的内部电路通过所述IO电路与外部设备进行数据交互。

为使本实用新型的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本实用新型实施方式的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本实用新型的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1示出了一种芯片的结构模块示意图；

图2示出了本实用新型提供的上下拉电阻电路的示意图；

图3示出了本实用新型提供的上下拉电阻电路的另一示意图。

图标：

第一场效应管-M1；第二场效应管-M2；第一电阻-R1；第三场效应管-M3；第四场效应管-M4；第二电阻-R2。

具体实施方式

下面将结合本实用新型实施例中附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本实用新型实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本实用新型的实施例的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施例。基于本实用新型的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

下面结合附图，对本实用新型的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。

第一实施例

GPIO电路即通用输入输出电路，是芯片与外设交互数据的接口电路，在芯片内的结构可以参阅图1，在GPIO中除了信号处理电路还具有IO电路，主要指完成GPIO正常工作所需功能的一组电路。芯片具有第一供电电源以及第二供电电源，第一供电电源是GPIO的主要工作电源，是由芯片内部一个低压差线性稳压器(low dropout regulator，LDO)产生的，这个LDO具有较强的驱动能力，芯片处于正常工作状态下，第一供电电源的电平为3.3V，在芯片处于低功耗关机状态时，第一供电电源被关闭，电平掉至0V；第二供电电源是GPIO的副电源，电平为1.8V，是芯片内部另外一处LDO产生的，这个LDO是一个极低功耗的模块，无论芯片处于何种状态，这个LDO都会保持正常工作，因此芯片处于低功耗关机状态时，主要依靠第二供电电源对GPIO内部的一些电路进行供电。

本实施例提供了一种上下拉电阻电路，参阅图2，所述上下拉电阻电路包括第一场效应管M1、第二场效应管M2以及第一电阻R1，所述第一场效应管M1的栅极连接芯片的内部逻辑电路，所述第一场效应管M1的源极连接第一供电电源，所述第一场效应管M1的漏极连接所述第二场效应管M2的漏极，所述第二场效应管M2的栅极连接IO电路中的电源选择电路，所述电源选择电路用于输出所述第一供电电源以及所述第二供电电源中的较大供电电源，所述第二场效应管M2的源极连接所述第一电阻R1的一端，所述第一电阻R1的另一端连接芯片的引脚输入；在所述芯片的内部逻辑电路输出使能信号时，所述上下拉电阻电路为芯片提供上拉电阻。

第一场效应管M1、第二场效应管M2以及第一电阻R1构成了上拉电阻路径，当引脚输入出现5V高压时，在芯片的内部逻辑电路会相应地控制不输出使能信号，此时第一场效应管M1处于关断状态，第二场效应管M2的栅极被偏置到电源选择电路的输出电平，此时第二场效应管M2也处于关断状态，第一场效应管M1以及第二场效应管M2处于开路，形成高阻分压，此时，无论第一供电电源是3.3V还是0V，net1的电压都不会超过3.6V，也就是说，第一场效应管M1以及第二场效应管M2的工作电压均在工艺要求的范围内；而在GPIO正常工作时，在芯片的内部逻辑电路会相应地输出使能信号，向第一场效应管M1的栅极提供电平，此时第一场效应管M1导通，第二场效应管M2也是导通的，上拉生效。

在标准的CMOS工艺中，该CMOS工艺提供的MOS管的典型工作电压为3.3V，最高可忍受的工作电压不超过3.3V的10％，即不超过3.6V，在上述方案中提供的上下拉电阻电路，在MOS管的工作电压不超过工艺要求的前提下，能够忍受外部输入高达5V的电平，超出MOS管工作电压近50％，使得GPIO电路的上下拉电阻电路具有耐高压特性，在芯片进入低功耗关机状态后，第一供电电源被关闭，电平变为0V，此时该电路依然具有耐高压特性。

参阅图3，上下拉电阻电路还包括第三场效应管M3、第四场效应管M4以及第二电阻R2，所述第二电阻R2的一端连接芯片的引脚输入，所述第二电阻R2的另一端连接所述第三场效应管M3的漏极，所述第三场效应管M3的栅极连接所述电源选择电路，所述第三场效应管M3的源极连接所述第四场效应管M4的漏极，所述第四场效应管M4的栅极连接芯片的内部逻辑电路，所述第四场效应管M4的源极接地。

第三场效应管M3、第四场效应管M4以及第二电阻R2构成了下拉电阻路径，当引脚输入出现5V高压时，在芯片的内部逻辑电路不输出使能信号，此时第一场效应管M1以及第四场效应管M4处于关断状态，第二场效应管M2以及第三场效应管M3的栅极被偏置到电源选择电路的输出电平，此时第二场效应管M2、第三场效应管M3也处于关断状态，此时net1、net2的电压也不会超过3.6V，第一场效应管M1、第二场效应管M2、第三场效应管M3以及第四场效应管M4均不会过压；在GPIO正常工作时，芯片内部逻辑电路会根据内部电路情况输出上拉使能信号/或下拉使能信号或不输出使能信号，若输出上拉使能信号，则第一场效应管M1以及第二场效应管M2导通，上拉生效，若输出下拉使能信号，则第三场效应管M3以及第四场效应管M4导通，下拉生效，若不输出使能信号，则上下拉均不生效，若上拉使能信号、下拉使能信号均输出，则相应地上下拉均生效。

所述第一场效应管M1为P沟道场效应管，所述第二场效应管M2、所述第三场效应管M3以及所述第四场效应管M4为N沟道场效应管。

对于NMOS管，将衬底接低电位，对于PMOS管将衬底接高电位，因此所述第一场效应管M1的衬底连接第一电平接点，所述第一电平接点的电平始终跟随引脚输入电平、第一供电电源电平以及第二供电电源电平三者中的最大值；所述第二场效应管M2、所述第三场效应管M3以及所述第四场效应管M4的衬底均接地。

所述第二场效应管M2为本征N沟道场效应管。

第二实施例

本实施例提供一种IO电路，设置在芯片中，芯片通过该IO电路能够实现输入输出，IO电路包括输出驱动电路、输入电路以及第一实施例中所述的上下拉电阻电路，所述输出驱动电路、所述输入电路以及所述上下拉电阻电路均与芯片的第一供电电源以及第二供电电源连接，所述上下拉电阻电路能够为所述IO电路提供上拉电阻和/或下拉电阻。

输出驱动电路用于完成IO电路的输出功能，具有较大的驱动能力，在输出驱动电路还包括有输出预驱动电路，输出预驱动电路位于输出驱动电路前，对信号进行逐级放大以及增强，输入电路用于完成IO电路的输入功能，识别外部输入的逻辑电平，传输至芯片的内部电路，使得芯片内部生成相应的逻辑1或0，上下拉电阻电路则是用于实现芯片规格所要求的上拉电阻和下拉电阻，本实施例所提供的IO电路采用了第一实施例中所述的耐高压的上下拉电阻，避免了在外部输入高于电源电压时寄生二极管正向导通引发的漏电，使得IO电路中的上下拉电阻具有耐高压特性。

第三实施例

本实施例提供一种芯片，该芯片包括有内部逻辑模块、控制模块、模拟电路以及GPIO电路，GPIO电路是芯片与外部设备实现数据交互的接口电路，在GPIO中具有信号处理电路以及IO电路，IO电路是完成GPIO正常工作所需功能的电路，该IO电路为第二实施例中所述的IO电路，芯片通过上述IO电路与外部设备进行数据交互。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。