输入缓冲器的制作方法

本实用新型涉及电子电路技术领域，尤其涉及一种输入缓冲器。

背景技术：

输入缓冲器是集成电路中不可缺少的基本模块，它的作用是将外设送来的数据暂时存放，以便处理器将它取走。目前，输入缓冲器广泛用于音频功率放大器、转换器、射频、传感器和电源管理芯片中。现有技术中常见的输入缓冲器为施密特输入缓冲器，施密特输入缓冲器的一个输入管脚能输出两种逻辑状态：当输入电平高于阈值电压时，输出逻辑电平由低变为高；当输入电平低于阈值电压时，输出逻辑电平由高变为低。

而随着集成电路复杂度增加，所需要的输入管脚急剧增多。例如：音频功放需要设置多种不同的I2C寄存器地址，以实现多声道的应用场景，这就需要输入缓冲器能输出多个逻辑状态。由于现有技术中的施密特输入缓冲器的一个输入管脚仅能输出两种逻辑状态，要实现多逻辑状态的输出，就需要多个输入管脚，而通常情况下，集成电路中的管脚资源非常紧张，无法分配过多的管脚作为输入管脚。

技术实现要素：

基于上述现有技术的不足，提出了本实用新型以便提供一种克服上述问题或者至少部分解决上述问题的一种输入缓冲器。

为实现上述目的，现提出如下技术方案：

本实用新型提供了一种输入缓冲器，包括：

第一缓冲单元和第二缓冲单元，所述第一缓冲单元的输入端口与所述第二缓冲单元的输入端口相连，连接点作为所述输入缓冲器的输入引脚；

所述第一缓冲单元用于接收所述输入缓冲器的输入信号，生成相反向的第一电平信号和第二电平信号，所述第二电平信号作为所述输入缓冲器的第一位输出信号；

所述第二缓冲单元用于接收所述输入缓冲器的输入信号以及所述第一电平信号、所述第二电平信号，生成所述输入缓冲器的第二位输出信号。

可选的，所述第二缓冲单元，包括：下拉电阻比较单元、上拉电阻比较单元、反相器及逻辑单元,其中：

所述下拉电阻比较单元用于接收所述输入缓冲器的输入信号，生成第三电平信号；

所述上拉电阻比较单元，与所述下拉电阻比较单元的输入端口相连；用于接收所述输入缓冲器的输入信号，生成第四电平信号，所述第四电平信号通过反相器得到第五电平信号；

所述逻辑单元用于接收所述第一电平信号、所述第二电平信号、所述第三电平信号、所述第四电平信号及所述第五电平信号，并根据所述第一电平信号、所述第二电平信号、所述第三电平信号、所述第四电平信号及所述第五电平信号，生成所述输入缓冲器的第二位输出信号。

可选的，所述下拉电阻比较单元，包括：

第一端分别接入电源的第一开关管和第二开关管，所述第一开关管的控制端与所述第二开关管的控制端相连；

第一端作为所述输入缓冲器的输入管脚的第三开关管，所述第三开关管的第二端与所述第一开关管的第二端相连；

第一端通过第一电阻接地的第四开关管，所述第四开关管的第二端与所述第二开关管的第二端相连；

第一端通过第二电阻接地的第五开关管，所述第五开关管的第二端接入恒流源；所述第三开关管的控制端、所述第四开关管的控制端及所述第五开关管的控制端相连；

输出端接入逻辑单元的第一电压比较器，所述第一电压比较器的同相输入端连接所述第一开关管的第二端与所述第三开关管的第二端的公共端，所述第一电压比较器的反相输入端连接所述第二开关管的第二端与所述第四开关管的第二端的公共端。

可选的，所述第二缓冲器中的所述上拉电阻比较单元，包括：

第一端作为所述输入缓冲器的输入管脚的第六开关管；

第一端通过第三电阻接入电源的第七开关管；

第一端通过第四电阻接入电源的第八开关管，所述第八开关管的第二端通过电流源接地；

所述第六开关管的控制端、所述第七开关管的控制端及所述第八开关管的控制端相连；

第一端接地的第九开关管，所述第九开关管的第二端连接所述第六开关管的第二端；

第一端接地的第十开关管，所述第十开关管的第二端连接所述第七开关管的第二端；

所述第九开关管的控制端与所述第十开关管的控制端相连；

输出端通过所述反相器接入所述逻辑单元的第二电压比较器，所述第二电压比较器的同相输入端连接所述第六开关管的第二端与所述第九开关管的第二端的公共端，所述第二电压比较器的反相输入端连接所述第七开关管的第二端与所述第十开关管的第二端的公共端。

可选的，所述逻辑单元，包括：

第一与非门，所述第一与非门的输入端接入所述第二电平信号、所述第三电平信号及所述第四电平信号，所述第一与非门的输出端输出第六电平信号；

第二与非门，所述第二与非门的输入端接入所述第一电平信号、所述第三电平信号及所述第五电平信号，所述第二与非门的输出端输出第七电平信号；

第三与非门，所述第三与非门的输入端输入所述第六电平信号和所述第七电平信号，所述第三与非门输出端输出所述输入缓冲器的第二位输出信号。

可选的，所述第一缓冲单元，包括：

第一端接入电源的第十一开关管，所述第十一开关管的第二端与第十二开关管的第一端相连；

第一端与所述第十一开关管的第二端相连的所述第十二开关管，所述第十二开关管的第二端与第十四开关管的第二端相连；

第一端连接所述第十一开关管的第二端与所述第十二开关管的第一端的公共端的第十三开关管，所述第十三开关管的第二端接地，所述第十三开关管的控制端连接所述第十二开关管的第二端与所述第十四开关管的第二端的公共端；

第一端与第十五开关管的第二端相连的所述第十四开关管，所述第十四开关管的第二端与所述第十二开关管的第二端相连；

第一端接地的第十五开关管，所述第十五开关管的第二端连接所述第十四开关管的第一端，所述第十一开关管、所述第十二开关管、所述第十四开关管及所述第十五开关管的控制端相连并作为所述输入缓冲器的输入管脚；

第一端连接所述第十四开关管的第一端与所述第十五开关管的第二端的公共端的第十六开关管，所述第十六开关管的第二端接地，所述第十六开关管的控制端连接所述第十三开关管的控制端；

输入端连接所述第十三开关管的控制端与所述第十六开关管的控制端的公共端的第一反相器；

输入端与所述第一反相器的输出端相连的第二反相器，所述第二反相器输出所述第一电平信号；

输入端与所述第二反相器的输出端相连的第三反相器，所述第三反相器输出所述第二电平信号。

从上述的技术方案可以看出，本实用新型提供的输入缓冲器通过第一缓冲单元输出第一位输出信号，通过第二缓冲单元输出第二位输出信号，并且，两个缓冲单元的输出信号均由输入缓冲器的输入管脚输入，即单个输入管脚就能输出四种逻辑状态，节省了集成电路中的管脚资源。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本实用新型实施例公开的一种输入缓冲器的结构框图；

图2为本实用新型实施例公开的另一种输入缓冲器中的第一缓冲单元101的电路图；

图3为本实用新型实施例公开的另一种输入缓冲器中的第二缓冲单元102的结构框图；

图4为本实用新型实施例公开的另一种输入缓冲器第二缓冲单元102中的下拉电阻比较单元301电路图；

图5为本实用新型实施例公开的另一种输入缓冲器第二缓冲单元102中的上拉电阻比较单元302电路图；

图6为本实用新型实施例公开的另一种输入缓冲器第二缓冲单元中的逻辑单元304电路图；

图7为本实用新型实施例公开的一种输入缓冲器的电路图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

本实用新型实施例公开了一种输入缓冲器的电路，参见图1，包括：

第一缓冲单元101和第二缓冲单元102，第一缓冲单元101的输入端口与第二缓冲单元102的输入端口相连，连接点作为所述输入缓冲器的输入引脚。

第一缓冲单元101，用于接收所述输入缓冲器的输入信号，生成相反的第一电平信号和第二电平信号，所述第二电平信号作为所述输入缓冲器的第一位输出信号OUT<1>。

其中，所述相反的第一电平信号与第二电平信号是指所述第一电平信号与所述第二电平信号的逻辑电平相反，如生成的所述第一电平信号为低电平，则第二电平信号为高电平。

可选的，参见图2，本实用新型的另一实施例中，第一缓冲单元101的一种实施方式，包括：

第一端接入电源VDD的第十一开关管M11，第十一开关管M11的第二端与第十二开关管M12的第一端相连；第十一开关管M11是PMOS管。

第一端与第十一开关管M11的第二端相连的第十二开关管M12，第十二开关管M12的第二端与第十四开关管M14的第二端相连；第十二开关管M12是PMOS管。

第一端连接第十一开关管M11的第二端的第十三开关管M13，第十三开关管M13的第二端接地，第十三开关管M13的控制端连接第十二开关管M12的第二端，第十三开关管M13是PMOS管。

第一端与第十五开关管M15的第二端相连的第十四开关管M14，第十四开关管M14的第二端与第十二开关管M12的第二端相连，第十四开关管M14是NMOS管。

第一端接地的第十五开关管M15，第十五开关管M15的第二端连接第十四开关管M14的第一端，第十一开关管M11、第十二开关管M12、第十四开关管M14及第十五开关管M15的控制端相连，并且连接点为所述输入缓冲器的输入管脚，该第十五开关管M15是NMOS管。

第一端连接第十四开关管M14的第一端的第十六开关管M16；第十六开关管M16的第二端接电源VDD；第十六开关管M16的控制端连接第十三开关管M13的控制端，该第十六开关管M16是NMOS管。

其中，所述第一端为MOS管的源极，第二端为MOS管的漏极，控制端为MOS管的栅极，其他单元均用该描述方法。

输入端连接第十三开关管M13的控制端的第一反相器INV1。

输入端与第一反相器INV1的输出端相连的第二反相器INV2，第二反相器INV2输出第一电平信号Q1。

输入端与第二反相器INV2的输出端相连的第三反相器INV3，第三反相器INV3输出第二电平信号Q2。

其中，第二电平信号Q2为第一缓冲单元的第一位输出信号OUT<1>。

第二缓冲单元102，接收所述输入缓冲器的输入信号、所述第一电平信号、所述第二电平信号，生成第二位输出信号OUT<0>。

本实用新型提供的所述输入缓冲器通过第一缓冲单元101输出第一位输出信号，通过第二缓冲单元102输出第二位输出信号，并且，两个缓冲单元的输出信号均由所述输入缓冲器的输入管脚输入，即单个输入管脚就能输出四种逻辑状态，节省了集成电路中的管脚资源。

可选的，参见图3，本实用新型的另一实施例中，第二缓冲单元102的一种实施方式，包括：

下拉电阻比较单元301、上拉电阻比较单元302、反相器303及逻辑单元304。

下拉电阻比较单元301，用于接收所述输入缓冲器的输入信号，生成第三电平信号。

可选的，参见图4，本实用新型的另一实施例中，下拉电阻比较单元301的一种实施例，包括：

第一端分别接入电源VDD的第一开关管M1和第二开关管M2，第一开关管M1的控制端与第二开关管M2的控制端相连，其中：第一开关管M1与第二开关管M2均为PMOS管。

第一端作为所述输入缓冲器的输入管脚的第三开关管M3，第三开关管M3的第二端与第一开关管M1的第二端相连,第三开关管M3是NMOS管。

第一端通过第一电阻R1接地的第四开关管M4，第四开关管M4的第二端与第二开关管M2的第二端相连，第四开关管M4是NMOS管。

第一端通过第二电阻R2接地的第五开关管M5，第五开关管M5的第二端通过恒流源接入电源VDD；第三开关管M3的控制端、第四开关管M4的控制端及第五开关管M5的控制端相连，第五开关管M5是NMOS管。

输出端接入逻辑单元304的第一电压比较器A1，第一电压比较器A1的同相输入端连接第一开关管M1的第二端与第三开关管M3的第二端的公共端，第一电压比较器A1的反相输入端连接第二开关管M2的第二端与第四开关管M4的第二端的公共端。

其中，第一电压比较器A1的输出端输出第三电平信号Q3，将第三电平信号Q3输入逻辑单元304中。

上拉电阻比较单元302，与下拉电阻比较单元301的输入端口相连；用于接收所述输入缓冲器的输入信号，生成第四电平信号，第四电平信号通过反相器303得到第五电平信号。

可选的，参见图5，本实用新型的另一实施例中，上拉电阻比较单元302的一种实施方式，包括：

第一端作为所述输入缓冲器的输入管脚的第六开关管M6，第六开关管M6是PMOS管。

第一端通过第三电阻R3接入电源VDD的第七开关管M7，第七开关管M7是PMOS管。

第一端通过第四电阻R4接入电源VDD的第八开关管M8，第八开关管M8的第二端通过电流源接地，第八开关管M8是PMOS管。

第六开关管M6的控制端、第七开关管M7的控制端及第八开关管M8的控制端相连。

第一端接地的第九开关管M9，第九开关管M9的第二端连接第六开关管M6的第二端，第九开关管M9是NMOS管。

第一端接地的第十开关管M10，第十开关管M10的第二端连接第七开关管M7的第二端,第十开关管M10是NMOS管。

第九开关管M9的控制端与第十开关管M10的控制端相连。

输出端通过反相器303接入逻辑单元304的第二电压比较器A2，第二电压比较器A2的同相输入端连接第六开关管M6的第二端与第九开关管M9的第二端的公共端，第二电压比较器A2的反相输入端连接第七开关管M7的第二端与第十开关管M10的第二端的公共端。

其中，第二电平比较器A2的输出端输出第四电平信号Q4。

反相器303，用于接收上拉电阻比较单元302生成的第四电平信号，输出与第四电平信号逻辑相反的第五电平信号Q5。

逻辑单元304，逻辑单元304用于接收第一电平信号Q1、第二电平信号Q2、第三电平信号Q3、第四电平信号Q4及第五电平信号Q5，并根据第一电平信号Q1、第二电平信号Q2、第三电平信号Q3、第四电平信号Q4及第五电平信号Q5，生成所述输入缓冲器的第二位输出信号OUT<0>。可选的，参见图6，本实用新型的另一实施例中，逻辑单元304的一种实施方式，包括：

第一与非门I1，第一与非门I1的输入端接入第二电平信号Q2、第三电平信号Q3及第四电平信号Q4，第一与非门I1的输出端输出第六电平信号Q6。

第二与非门I2，第二与非门I2的输入端接入第一电平信号Q1、第三电平信号Q3及第五电平信号Q5，第二与非门I2的输出端输出第七电平信号Q7。

第三与非门I3，第三与非门I3的输入端输入第六电平信号Q6和第七电平信号Q7，第三与非门I3输出端输出所述输入缓冲器的第二位输出信号OUT<0>。

参见图7，实现下述实际应用。

P型金属氧化物半导体(Positive channel-Metal-Oxide-SemiconductoR，PMOS)管控制端接低电平时，导通；高电平时，截止。

N型金属氧化物半导体(Negative channel-Metal-Oxide-SemiconductoR，NMOS)控制端接低电平时，截止；高电平时，导通。

在下拉电阻比较单元中，由于流经第五开关管M5的电流值由电流源IS1决定，而根据晶体管的电流计算公式：

因此当第一电阻R1的阻值和第二电阻R2的阻值相等时，第四开关管M4和第五开关管M5的宽长比的比值决定第四开关管M4的电流，而流经第二开关管M2的电流和流经第四开关管M4的电流相等，第一开关管M1和第二开关管M2的宽长比的比值决定了流经第一开关管M1的电流值。

为了使得流经第一开关管M1和第二开关管M2的电流相等，因此需要设置第四开关管M4和第五开关管M5的宽长比相等，第一电阻R1和第二电阻R2阻值相等，又设置第一开关管M1和第二开关管M2的宽长比相等。

上拉电阻比较单元与下拉电阻比较单元类似，第三电阻R3的阻值和第四电阻R4的阻值相等时，第七开关管M7和第八开关管M8的宽长比决定第七开关管M7的电流，而流经第十开关管M10的电流和第七开关管M7的电流相等，第九开关管M9和第十开关管M10的宽长比决定第九开关管M9的电流值。

为使得流经第九开关管M9和第十开关管M10的电流相等，需设置第七开关管M7与第八开关管M8的宽长比相等，第三电阻R3和第四电阻R4的阻值相等，又设置第九开关管M9与第十开关管M10的宽长比相等。

需要说明的是，在本实施例中通过上述参数的设置使得流过晶体管的电流相等，即流过不同晶体管的电流成1:1，但是，在其他实施例中，也可以使得不同晶体管的电流成其他比例关系，相应的改变第一电阻R1和第二电阻R2的比值。

参见表1，通过输入信号的四种变化，实现四种逻辑状态的输出。其中第一位输出信号为高位，第二位输出信号为低位。

表1

实际应用一

当所述输入缓冲器的输入端口接地时：

第一缓冲单元中的第十一开关管M11、第十二开关管M12、第十四开关管M14及第十五开关管M15的控制端均相连，连接点作为输入缓冲器的输入管脚。因第十一开关管M11、第十二开关管M12是PMOS管，栅极接低电平导通；第十四开关管M14及第十五开关管M15为NMOS管，栅极接低电平时截止。第十一开关管M11的源极接电源VDD，第十一开关管M11的漏极接第十二开关管M12的源极，两个管子都因栅极接入低电平下导通，所以第十二开关管M12的漏极为高电平，对应的第十三开关管M13与第十六开关管M16的控制端与第十二开关管M12的漏极属于同一电位，因此，该公共端为高电平；再由三个反相器串联后输出第一位输出信号；第一位输出信号OUT<1>为低电平，即第二电平信号为低电平，与第二电平信号逻辑电平相反的第一电平信号为高电平。

第二缓冲单元中的下拉电阻比较单元的输入管脚接地时，下拉电阻比较单元中第一开关管M1源极接电源VDD，再通过第三开关管M3接地，即接输入信号，第二开关管M2的源极接电源VDD，再由第四开关管M4通过第一电阻R1接地，由于电流经过第一电阻R1，第一电阻R1两端存在电压，因此第四开关管M4的源极电压大于0，而第三开关管M3的源极接地，源极电压为0。又因为第三开关管M3的栅极与第四开关管M4的栅极相连，为同一电位，因此第三开关管M3的栅源电压差大于第四开关管M4的栅源电压差。又因为流过第三开关管M3的电流，与流过第四开关管M4的电流设置为相等的，因此，根据公式(1)可知，第四开关管M4的漏源电压大于第三开关管M3的漏源电压，从而得到，第三开关管M3的漏极电压VA小于第四开关管M4的漏极电压VB，又因为第三开关管M3的漏极接第一电压比较器的同相端，第四开关管M4的漏极接第一电压比较器的反相端，因此第一电压比较器输出的第三电平信号Q3为低电平。

第二缓冲单元中的上拉电阻比较单元的输入管脚接地，即第六开关管M6的源极接地，使得第六开关管M6处于截止状态，因此第六开关管M6的漏极电压为0，第七开关管M7的源极通过第三电阻R3接电源VDD，漏极通过接第十开关管M10再接地。因此，第七开关管M7的漏极电压大于第六开关管M6的漏极电压，又因为第六开关管M6的漏极接第二比较器A2的同相端，第七开关管M7的漏极接第二比较器A2的反相端；所以第二比较器A2输出的第四电平信号为低电平，第四电平信号Q4通过第四反相器INV4输出的第五电平信号Q5为高电平。

逻辑单元的第一与非门I1接收：第一缓冲单元中的第三反相器INV3的电平信号(低电平)和下拉电阻比较单元输出的电平信号(低电平)和上拉电阻比较单元输出的电平信号(低电平)，并通过上述信号生成高电平。

逻辑单元的第二与非门I2接收：第一缓冲单元中的第二反相器INV2的电平信号(高电平)和下拉电阻比较单元输出的电平信号(低电平)及上拉电阻比较单元的输出信号通过第四反相器INV4生成电平信号(高电平)，并通过上述信号生成高电平。

逻辑单元的第三与非门I3接收：第一与非门I1的输出电平信号(高电平)和第二与非输出的电平信号(高电平)，并通过上述信号生成低电平信号，即第二位输出信号OUT<0>为低电平。

因此，当所述输入缓冲器接地时，输出逻辑状态为00。

实际应用过程二

当所述输入缓冲器的输入端口通过电阻R(电阻R的阻值大于电阻R1的阻值)接地时：

第一缓冲单元中的第十一开关管M11、第十二开关管M12、第十四开关管M14及第十五开关管M15的栅极相连，连接点作为所述输入缓冲器的输入管脚。因第十一开关管M11、第十二开关管M12是PMOS管，栅极输入低电平时导通；第十四开关管M14及第十五开关管M15为NMOS管，栅极输入低电平时截止；第十一开关管M11的源极接电源VDD，第十一开关管M11的漏极接第十二开关管M12的源极，两个管子都因栅极接入低电平下导通，所以第十二开关管M12的漏极为高电平，对应的第十三开关管M13与第十六开关管M16的栅极与第十二开关管M12的漏极属于同一电位，因此，该公共端为高电平；再通过串联的第一反相器INV1、第二反相器INV2及第三反相器INV3输出第一位输出信号OUT<1>为低电平。

第二缓冲单元中的下拉电阻比较单元的输入管脚通过电阻R接地，下拉电阻比较单元中第一开关管M1的源极接电源VDD，第一开关管M1的漏极通过第三开关管M3接电阻R再接地。第二开关管M2的源极接电源VDD，第二开关管M2的漏极由第四开关管M4通过第一电阻R1接地；因为输入管脚接的电阻R比第一电阻R1大，而又因为设置了流经第三开关管M3与流经第四开关管M4的电流是相等的，因此电阻R两端的电压大于第一电阻R1两端的电压，即第三开关管M3的源极电压大于第四开关管M4的源极电压。又因为第三开关管M3的栅极与第四开关管M4的栅极相连，电位相等，因此M3的栅源电压小于M4的栅源电压，根据公式(1)可知，第三开关管M3的漏源电压大于第四开关管M4的漏源电压，从而得到，第三开关管M3的漏极电压VA大于第四开关管M4的漏极电压VB，又因为第三开关管M3的漏极接第一电压比较器A1的同相端，第四开关管M4的漏极接第一电压比较器A1的反相端，因此第一电压比较器A1输出高电平。

第二缓冲单元中的上拉电阻比较单元的输入管脚通过电阻R接地，第六开关管M6的源极通过电阻R接地，使得第六开关管M6处于截止状态，因此第六开关管M6的漏极电压为零，第七开关管M7的源极通过第三电阻R3接电源VDD，第七开关管M7的漏极通过第十开关管M10再接地。因此，第七开关管M7的漏极电压VD大于第六开关管M6的漏极电压VC，又因为第六开关管M6的漏极接第二比较器A2的同相端，第七开关管M7的漏极接第二比较器A2的反相端；所以第二比较器A2输出低电平。

逻辑单元的第一与非门I1接收：第一缓冲单元中的第三反相器INV3的电平信号(低电平)和下拉电阻比较单元301输出的电平信号(高电平)及上拉电阻比较单元输出的电平信号(低电平)，并通过上述信号生成高电平。

逻辑单元的第二与非门I2接收：第一缓冲单元中的第二反相器INV2的电平信号(高电平)和下拉电阻比较单元301输出的电平信号(高电平)及上拉电阻比较单元的输出通过第四反相器INV4生成的电平信号(高电平)，并通过上述信号生成低电平。

逻辑单元的第三与非门I3接收：第一与非门I1的输出电平信号(高电平)和第二与非输出的电平信号(低电平)，并通过上述信号生成高电平，即第二位输出信号OUT<0>为高电平。

因此，当所述输入缓冲器通过电阻R(电阻R的阻值大于电阻R1的阻值)接地时，输出逻辑状态为01。

实际应用过程三

当所述输入缓冲器的输入端口通过电阻R(电阻R的阻值大于电阻R3的阻值)接电源VDD时：

第一缓冲单元中的第十一开关管M11、第十二开关管M12、第十四开关管M14及第十五开关管M15的栅极相连，连接点作为所述输入缓冲器的输入管脚。因第十一开关管M11、第十二开关管M12是PMOS管，栅极接入高电平时截止；第十四开关管M14及第十五开关管M15为NMOS管，栅极接入高电平时导通；因第十四开关管M14及第十五开关管M15为NMOS管导通，使得第十四开关管M14的漏极为低电平，对应的第十三开关管M13与第十六开关管M16的栅极与第十二开关管M12漏极属于同一电位，因此，该公共端为低电平。再通过串联的第一反相器INV1、第二反相器INV2、第三反相器INV3输出高电平，第三反相器INV3输出的电平信号为第一位输出信号OUT<1>。

第二缓冲单元中的下拉电阻比较单元的输入管脚通过电阻R接电源VDD，即第三开关管M3源极通过电阻R接电源VDD，从而导致第三开关管M3的源极电压大于栅极电压，第三开关管M3处于截止状态；此时第一开关的漏极电压相当于电源VDD电压；第二开关管M2的源极接电源VDD，再由第四开关管M4通过第一电阻R1接地；因此第一开关管M1的漏极电压大于第二开关管M2的漏极电压，又因为第一开关管M1的漏极接第一电压比较器A1的同相端，第二开关管M2的漏极接第一电压比较器A1的反相端，因此第一电压比较器A1输出高电平。

第二缓冲单元中的上拉电阻比较单元的输入管脚通过电阻R接电源VDD，即第六开关管M6的源极通过电阻R接电源VDD，第七开关管M7的源极通过第三电阻R3接电源VDD，漏极通过第十开关管M10再接地。因由于流经电阻R的电流与流经第三电阻R3的电流相等，且电阻R的阻值大于第三电阻R3，因此第六开关管M6的源极电压小于第七开关管M7的源极电压，此时，第六开关管M6的栅源电压差小于第七开关管M7的栅源电压差，又因为流经第六开关管M6的电流与流经第七开关管M7的电流相等，根据公式(1)，可知第六开关管M6的漏源电压差大于第七开关管M7的漏源电压差，从而得到，第六开关管M6的漏极电压VC小于第七开关管M7的漏极电压VD；又因为第六开关管M6的漏极接第二比较器A2的同相端，第七开关管M7的漏极接第二比较器A2的反相端；所以第二比较器A2输出低电平。

逻辑单元的第一与非门I1接收：第一缓冲单元中的第三个反相器INV3的电平信号(高电平)和下拉电阻比较单元输出的电平信号(高电平)及上拉电阻比较单元输出的电平信号(低电平)，并通过上述信号生成高电平。

逻辑单元的第二与非门I2接收：第一缓冲单元中的第二个反相器INV2的电平信号(低电平)和下拉电阻比较单元输出的电平信号(高电平)及上拉电阻比较单元的输出通过反相器生成电平信号(高电平)，并通过上述信号生成高电平。

逻辑单元的第三与非门I3接收：第一与非门I1的输出电平信号(高电平)和第二与非输出的电平信号(高电平)，并通过上述信号生成低电平，即第二位输出信号OUT<0>为低电平。

因此，当所述输入缓冲器通过电阻R(电阻R的阻值大于电阻R3的阻值)接地时，输出逻辑状态为10。

实际应用过程四

当所述输入缓冲器的输入端口接电源VDD时：

第一缓冲单元中的第十一开关管M11、第十二开关管M12、第十四开关管M14及第十五开关管M15的栅极相连，连接点作为所述输入缓冲器器的输入端口连接。因第十一开关管M11、第十二开关管M12是PMOS管，栅极接入高电平时截止；第十四开关管M14、第十五开关管M15导通，使得第十四开关管M14的漏极为低电平，相应的，第十三开关管M13的栅极、第十六开关管M16的栅极、第十二开关管M12漏极属于同一电位，因此，该公共端为低电平。第一反相器INV1、第二反相器INV2、第三反相器INV3串联后输出高电平，第三反相器INV3输出的电平信号为第一位输出信号OUT<1>。

第二缓冲单元中的下拉电阻比较单元的输入管脚接电源VDD时，即下拉电阻比较单元中第三开关管M3源极接电源VDD，从而导致第三开关管M3的源极电压大于栅极电压，第三开关管M3处于截止状态。此时第一开关管M1的漏极电压VA相当于电源电压。第二开关管M2的源极接电源VDD，在由第四开关管M4通过第一电阻R1接地；因此第一开关管M1的漏极电压大于第二开关管M2的漏极电压，又因为第一开关管M1的漏极接第一电压比较器A1的同相端，第二开关管M2的漏极接第一电压比较器A1的反相端，因此第一电压比较器A1输出高电平。

第二缓冲单元中的上拉电阻比较单元的输入管脚接电源VDD时，第六开关管M6的源极接电源VDD，因此第六开关管M6的漏极电压为相当于电源电压VDD，第七开关管M7的源极通过第三电阻R3接电源VDD，漏极通过接第十开关管M10再接地。因此，第六开关管M6的漏极电压VC大于第七开关管M7的漏极电压VD，又因为第六开关管M6的漏极接第二比较器A2的同相端，第七开关管M7的漏极接第二比较器A2的反相端；所以第二比较器A2输出高电平。

逻辑单元的第一与非门I1接收：第一缓冲单元中的第三个反相器INV3的电平信号(高电平)和下拉电阻比较单元输出的电平信号(高电平)及上拉电阻比较单元输出的电平信号(高电平)，并通过上述信号生成低电平。

逻辑单元的第二与非门I2接收：第一缓冲单元中的第二个反相器INV2的电平信号(低电平)和下拉电阻比较单元输出的电平信号(高电平)及上拉电阻比较单元的输出通过第四反相器INV4生成电平信号(低电平)，并通过上述信号生成高电平。

逻辑单元的第三与非门I3接收：第一与非门I1输出的电平信号(低电平)和第二与非门输出的电平信号(高电平)，并通过上述信号生成高电平，即第二位输出信号OUT<0>为高电平。

因此，当所述输入缓冲器的输入管脚接电源VDD时，输出逻辑状态为11。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。