在移动通信中用于小码块尺寸的QC-LDPC码的移位系数表设计的制作方法
本申请要求在2017年6月27日提交的申请号为62/525,243的us临时专利申请的优先权，前述专利档的内容整体并入本文中。
本发明整体关于移动通信，尤其涉及在移动通信中用于较小码块尺寸的准循环低密度奇偶校验(quasi-cycliclow-densityparity-check，qc-ldpc)码的移位系数表设计。
背景技术：
除非本文另有说明，否则本部分中描述的方法不是下面列出的权利要求的现有技术，并且不能由于包含在本部分中而作为现有技术。
第三代合作伙伴计划(3gpp)已经批准了加速第五代(5th-generation，5g)新无线电(newradio，nr)规范的开发的计划，因此可以预期基于标准的5gnr无线通信服务可以在不久的将来推出。3gpp还同意qc-ldpc将用于5gnr数据信道。然而，尚未定义关于如何可以实现基于qc-ldpc的编码(例如，编码和解码)的细节。
技术实现要素：
以下概述仅是说明性的，并不旨在以任何方式进行限制。也就是说，提供以下概述以介绍本文描述的新颖和非显而易见的技术的概念，要点，益处和优点。下面在详细描述中进一步描述选择的实施方式。因此，以下概述并非旨在标识所要求保护的主题的必要特征，也不旨在用于确定所要求保护的主题的范围。
在一个方面，无线通信的方法可以涉及装置的处理器经由该装置的收发器与至少一个其他装置建立无线通信链路。该方法也可以涉及处理器通过如下方式经由该无线通信链路与其他装置进行无线通信：(a)从多个移位系数表中选择第一移位系数表；(b)使用第一移位系数表的至少一部分和基本矩阵产生qc-ldpc码；(c)从嵌入在qc-ldpc码中的多个码本中选择码本；(d)存储所选择的码本至与所述处理器相关的存储器；(e)使用所选择的码本对数据编码以产生所述数据的多个调制符号；以及(f)控制收发器对调制符号进行复用，转换，滤波，放大和通过装置的一个或者多个天线辐射所述调制符号作为电磁波，以便经由无线通信链路发射所述数据的调制符号到所述其他装置。在从所述多个移位系数表中选择第一移位系数表时，该方法可以涉及处理器根据与数据的码块尺寸和数据的码率中的任一个或者两个相关的一个或者多个规则，选择用于相对较小码块尺寸的所述第一移位系数表。
值得注意的是，尽管下面在5gnr无线通信的环境中提供了对所提出的方案和各种示例的描述，但是根据实施所适用的其他协议，标准和规范，所提出的概念，方案及其任何变形/衍生物可以在通信中实施。因此，所提出的方案的范围不限于本文提供的描述。
附图说明
包含附图以提供对本申请的进一步理解，并且附图被并入并构成本申请的一部分。附图示出了本申请的实施方式，并且与说明书一起用于解释本申请的原理。可以理解的是，附图不一定按比例绘制，一些部件与实际实施中的尺寸不成比例的示出以清楚地说明本申请的概念。
图1是基于本申请实施方式的示例性多码本嵌入的ldpc码设计的示意图；
图2是基于本申请实施方式的与多码本嵌入的ldpc码相关的示例逻辑流程的示意图；
图3是基于本申请实施方式的示例性准行(quasi-row)正交层设计的示意图；
图4是基于本申请实施方式的示例性混合(hybrid)正交性层设计的示意图；
图5是基于本申请实施方式的支持极低码率的示例性qc-ldpc码的示意图；
图6是基于本申请实施方式的示例性核心(kernel)矩阵设计的示意图；
图7是基于本申请实施方式的核心基本矩阵的示例性概念的示意图；
图8是基于本申请另一实施方式的核心基本矩阵的示例性概念的示意图；
图9是基于本申请实施方式的示例性移位系数设计的示意图；
图10是基于本申请实施方式的示例性通信系统的框图；
图11是基于本申请实施方式的示例性过程的流程图；
图12是基于本申请另一实施方式的示例性过程的流程图；
图13是基于本申请另一实施方式的示例性过程的流程图；
图14是基于本申请另一实施方式的示例性过程的流程图；
图15a和图15b中每一个是基于本申请实施方式的部分示例性移位系数表的示意图；
图16a和图16b中每一个是基于本申请实施方式的部分示例性移位系数表的示意图；
图17a和图17b中每一个是基于本申请实施方式的部分示例性移位系数表的示意图；
图18a和图18b中每一个是基于本申请实施方式的部分示例性移位系数表的示意图；
图19a和图19b中每一个是基于本申请实施方式的部分示例性移位系数表的示意图；
图20a和图20b中每一个是基于本申请实施方式的部分示例性移位系数表的示意图；
图21a和图21b中每一个是基于本申请实施方式的部分示例性移位系数表的示意图；
图22a和图22b中每一个是基于本申请实施方式的部分示例性移位系数表的示意图；
图23是基于本申请实施方式的关于选择移位系数表的示例性逻辑流程的示意图；
图24是基于本申请另一实施方式的示例性过程的流程图。
具体实施方式
本文公开了所要求保护的主题的详细实施例和实施方式。然而，应该理解的是，所公开的实施例和实施方式仅仅是对要求保护的主题的说明，其可以以各种形式体现。然而，本发明可以以许多不同的形式实施，并且不应该被解释为限于这里阐述的示例性实施例和实施方式。而是，提供这些示例性实施例和实现方式，使得本发明的描述是彻底和完整的，并且将向本领域技术人员充分传达本发明的范围。在以下描述中，可以省略公知特征和技术的细节以避免不必要地模糊所呈现的实施例和实施方式。
概述
所提出的概念和方案总体涉及以下领域：多码本嵌入的ldpc码设计，混合正交ldpc层设计，极低码率(cr)的qc-ldpc支持，核心(kernel)矩阵设计和移位系数设计。混合正交ldpc层设计的领域包括准行(quasi-row)正交层设计和混合正交层设计的新概念和方案。下面参考图1至图9提供对所提出的概念和方案的描述。
图1示出了根据本发明实施方式的示例性多码本嵌入式ldpc码设计。参考图1，根据本发明的qc-ldpc码的基本奇偶校验矩阵(在本文中可互换地称为“基本矩阵”)100可以具有嵌入其中的多个码本。
如图1所示，基本矩阵100可以包括：多个奇偶比特的奇偶矩阵和多个信息比特的信息矩阵。换句话说，基本矩阵100可以由奇偶矩阵和信息矩阵定义，其中奇偶矩阵具有相对较少的非零/非空比特(每个在图1中由“1”表示)和大部分零/空比特(每个在图1中用“0”表示)。奇偶矩阵还可以在码比特上定义一组线性约束。因此，嵌入在基本矩阵100的qc-ldpc码中的多个码本中的每个码本可以包括奇偶矩阵和相应尺寸的信息矩阵的相应部分，使得多个码本的尺寸彼此不同。因此，无论尺寸如何，每个码本可以构成基本矩阵的至少一部分。在图1所示的例子中，码本可以由如下表示：
码本＝(i1或者i2或者i3)+p
标记“i1”表示信息矩阵的第一部分，标记“i2”表示信息矩阵的第二部分，标记“i3”表示信息矩阵的第三部分，标记“p”表示奇偶矩阵。这里，i1的尺寸(例如，就比特的数目和/或存储器的尺寸而言)大于i2的尺寸，i2的尺寸大于i3的尺寸。
所以，所得到的码本的尺寸可以依据与奇偶矩阵一起形成码本的部分信息矩阵的尺寸而变化。值得注意的是，虽然图1所示实施例描述了由于i1+p,i2+p和i3+p的组合而形成的不同尺寸的三个码本，但是根据本发明各种实施方式，不同尺寸的码本的数目并不限于三个(可能少于三个或者多于三个)。
在一些实施方式中，多个码本中的每一个码本可以对应多个混合自动重传请求(automaticrepeatrequest，harq)线程(thread)中的相应harq线程，其中多个harq线程彼此不同。例如，第一码本可以对应第一harq线程，该第一码本的取值范围为0.33～0.89。第二码本可以对应第二harq线程，该第二码本的取值范围为0.2～0.66。第三码本可以对应第三harq线程，第三码本具有少于400的小码块尺寸。所以，在两个通信设备之间的基于harq的通信中，多个harq线程中的每一个harq线程可以与多个码本的相应码本相关或者以其他方式相关联。所以，可以识别出在基于harq的通信中当前所使用的harq线程。相应的，可以选择出多个码本中的一个码本，该多个码本中的一个码本对应识别出的harq线程，以用于对数据进行编码，以用于发送。
在一些实施方式中，多个码本中的每个码本对应在存储该码本中所使用的一个或者多个寄存器，一个或者多个缓冲器，一个或者多个缓存(cache),和/或一个或者多个存储单元中相应的存储(memory)尺寸(kb)。例如，第一码本可以对应第一存储尺寸kb＝16。第二码本可以对应第二存储尺寸kb＝12。第三码本可以对应第三存储尺寸kb＝5。在根据本发明提出的方案中，如果对应大存储(memory)尺寸的大码本(例如，由于将被编码的数据的码块尺寸相对较大，或者由于初始码率相对较高)对于编码不是必须的，可以选择对应于小存储尺寸的小码本，以用于编码。所以，可以避免使用大于所需的存储空间(由于大于所需的码本正被选择出)，所以缩短编码的处理延迟。
在一些实施方式中，所有码本可以共享一个基本矩阵，采用不同填零(zero-padding)尺寸。在一些实施方式中，不同码本可以对应不同的移位系数设计或者共享一个移位系数设计。
在一些实施方式中，根据用于传输数据的初始码率，数据的码块尺寸，或者两者，选择将使用多个码本中的哪个码本。在一些实施方式中，如果对应大量编码处理延迟的大码本对于编码不是必须的，为了在通信设备中缩短编码的处理延迟，选择码本以使得选择出需要少量编码处理延迟的小码本来编码。
图2示出基于本发明实施方式的与多码本嵌入式ldpc码设计相关的示例逻辑流程200。逻辑流程200可以在编码器或者处理器中实施，或者被编码器或者处理器实施，以实现本发明所提出的概念和/或方案的各种特征和/或方面。更具体的，逻辑流程200可以涉及在从多个嵌入在qc-ldpc码的基本矩阵的一些码本中选择码本所使用的一个或者多个规则，使得如果对应大量的编码处理延迟的大码本对于编码不是必须的，选择需要少量编码处理延迟的小码本来编码。逻辑流程200可以包括由块210,220,230,240和250中的一个或多个表示的一个或多个操作，动作或功能。虽然被示为离散块，但是依赖于想要的实施方式，逻辑流程200的各种块可以被划分为附加块，被合并成更少块，或者删除。逻辑流程200可以被如下描述的第一装置1005和第二装置1050中的每一个实施。仅出于说明性目的而不限于范围，下面逻辑流程200的描述在第二装置1050的环境中提供。逻辑流程200可以开始于210。
在210，逻辑流程200可以涉及第二装置1050确定将被编码的数据的码块尺寸是否小于阈值码块尺寸。在确定数据的码块尺寸小于阈值码块尺寸的情况下，逻辑流程200可以从210执行到220。在确定数据的码块尺寸不小于阈值码块尺寸的情况下，逻辑流程200可以从210执行到230。
在220，逻辑流程200可以涉及第二装置1050选择多个码本中的第一码本。
在230，逻辑流程200可以涉及第二装置1050确定用于传输数据的初始码率是否比阈值码率大。在确定初始码率不大于阈值码率的情况下，逻辑流程200可以从230执行到240。在确定初始码率大于阈值码率的情况下，逻辑流程200可以从230执行到250。
在240，逻辑流程200可以涉及第二装置1050选择多个码本中的第二码本。
在250，逻辑流程200可以涉及第二装置1050选择多个码本中的第三码本。
在此处，第三码本的尺寸比第二码本的尺寸大。另外，第二码本的尺寸比第一码本的尺寸大。所以，如果对应大存储尺寸的大码本(例如，码块尺寸大于阈值码块尺寸或者初始码率大于阈值码率)对于编码不是必须的，逻辑流程200将选择对应于小存储尺寸的小码本，由此最小化用于存储所选码本的存储量或者存储尺寸。也就是说，逻辑流程200可以帮忙缩短编码的处理延迟。
图3示出基于本发明实施方式的示例性准行(quasi-row)正交层设计300。正交性(orthogonality)有利于ldpc解码器的吞吐量(throughput)效率。在ldpc码中，几个行(row)可以被分组到一起，以形成一层，并且在该层中的每一列(column)的度数可以是1或者0(即，正交性)。在此情形下，该层被称为纯行正交层(pureroworthogonallayer)。
参阅图3，在准行正交层设计300中，几个行可以被分组在一起以形成准行(quasi-row)正交层，例如图3所示的层1，层2，层3和层4。在这个例子中，除了一个或者多个打孔列(puncturedcolumn)之外，在层1，层2，层3和层4中每一个层中的每一列(column)可以是度数1或者0(即，正交性)。在图3的(a)部分所示的例子中，两个最左侧列(column)是打孔列。在层1，层2，层3和层4的每一个层中其他列(column)中的每一个是度数1或者0(即，具有一个或者0个非零/非空(non-null)比特，用“1”表示，并且其他比特是零/空，用“0”表示)。有利的是，准行正交层设计300提供正交性，帮助改善解码器吞吐量中的效率。
而且，在准行正交层设计300，在准行正交层中的打孔列中没有环(cycle)。在图3的(b)部分所示的例子中，根据本发明，由于在两个打孔列(column)中存在环，相应的层不被认为是准行正交层。
图4是基于本发明实施方式示出的示例性混合正交层设计400。在混合正交层设计400中，qc-ldpc码可以包括不同度数正交性的多个部分(portions)。在图4所示例子中，较暗色块代表比特1，较浅色块代表比特0。例如，多个部分中的第一部分可以是低度数正交并且可以对应高码率。相似的，多个部分的第二部分可以是中等度数正交，并且可以对应中等码率。相似的，多个部分的第三部分可以是高度数正交，并且可以对应低码率。
在图4所示例子中，不同正交度数的多个部分包括如下：(1)非行(non-row)正交部分，其包括多个列和多个行，该多个列和多个行形成对应相对较高码率的至少一个非行(non-row)正交层；(2)准行正交部分，其包括多个列和多个行，该多个列和多个行形成对应中等码率的至少一个准行正交层；(3)纯行(pure-row)正交部分，其包括多个列和多个行，该多个列和多个行形成对应相对较低码率的至少一个纯行正交层。此处，非行(non-row)正交部分中的多个列(column)中的每一个列是度数为2或者更高的列。此外，准行正交部分的多个列中的一个或者多个列包括度数为2或者更高的打孔列。而且，准行正交部分的多个列中的剩余列可以包括度数为1或者0的非打孔列。而且，纯行正交部分的多个列中的每一个列包括度数为1或者0的列。
图5示出基于本发明实施方式的支持极低码率的示例qc-ldpc码500。参考图5，qc-ldpc码500可以包括多个奇偶比特的奇偶矩阵和多个信息比特的信息矩阵。信息矩阵可以包括每行比特度数为2的一个或者多个行(row)的比特。而且，度数为2的一个或者多个行(row)比特中度数为2的多个比特中的每一个比特可以是之前使用的奇偶比特或者之前传输的信息比特。而且，对于极低码率，一个或者多个之前的传输可以被重传。相应的，扩展行(row)可以具有权重2。检查节点分裂以用于具有大权重的行(row)。
图6示出根据本发明一实施方式的示例核心矩阵设计600。请参考图6，在核心矩阵设计600中，qc-ldpc码可以包含一基本矩阵，该基本矩阵的一部分形成对应于至少一阈值的码率的核心矩阵。例如，在图6所示的示例中，该核心矩阵支持码率0.89。
图7示出根据本发明一实施方式的核心基本矩阵的示例概念700。请参考图7，该核心矩阵可以包含多个比特的多个行和多个列，其中有两个或更多个列(column)为打孔列，该多个打孔列具有特定的比特样式(例如，一个或多个比特0)。在一些实施方式中，多个打孔列中的特定的比特样式可以包含多个比特0所形成的等腰(isosceles)直角三角形，该三角形的直角对应于该多个打孔列的左上角处的比特0。
核心矩阵可以包括奇偶矩阵，该奇偶矩阵包括多个列和多个行的多个比特。该核心矩阵也可以包括信息矩阵，该信息矩阵包括多个列和多个行的多个比特。奇偶矩阵可以包括具有wi-fi样式的矩阵(例如，类似wi-fi的奇偶矩阵)。而且，信息矩阵的多于一个行(row)的多个比特可以包括具有高密度的比特1而没有或者具有一个比特0的多个行(row)。该多个行的底部行的比特可以包括第一数量的比特1。第一数量可以等于打孔列的数量或者比打孔列(column)的数量大1。
在图7的部分(a)所示出的例子中，最初几行(row)(例如3个行)由类似wi-fi的奇偶矩阵组成，并且信息矩阵具有超高密度的比特1。特别的，在信息矩阵中的每一个行所包括的比特，如果不是全部为比特1，则大部分为比特1，不具有比特0或者具有1个比特0。在任意次数之行置换(permutation)及/或列置换(例如，至少一行置换、至少一列置换、或其组合)后，打孔列包括特定样式的一个或多个比特0。底部行(row)可以具有3或者4个边缘块，一个边缘块(edgeblock)可以对应于奇偶(parity)变量节点(variablenode,vn)块。两个边缘块可以对应于两个打孔列(例如，vn0和vn1)。在存在四个边缘块的情形下，第四个边缘块可以被加入以增加最短距离。
在图7的部分(b)所示的例子中，显示了打孔列的一示例样式。对于尺寸为mxn(m行乘n列)的基本矩阵，并假设p列(column)被打孔，使用多个比特0的等腰直角三角形来构建一mxp矩阵，该三角形的直角对应于该多个打孔列的一左上角处的比特0。该打孔列中的其它比特可以被随机选择为0或1。由于可能执行列置换和/或行置换，因此，特定样式的实际位置有可能与该打孔列的左上角不同。
图8是基于本发明另一实施方式示出核心基本矩阵的示例概念800。在概念800，核心基本矩阵包括wi-fi样式(或者类似wi-fi的奇偶矩阵)，打孔列(column)，和信息矩阵的剩余部分。信息矩阵的剩余部分可以被设计具有多个度数分布(degreedistributions)中的一个。例如，核心矩阵可以包括5行(row)比特和20列(column)比特。20列比特的变量节点(vn)度数可以包括如下中一个：[2,2,2,2,2,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3],[2,2,2,2,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3],[2,2,2,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3],和[2,2,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3]。5行(row)比特的检验节点(cn)度数可以包括如下中一个：[13,10,14,17,2],[13,10,13,17,2],[13,10,13,18,3],[13,11,13,18,2],[13,10,14,18,2],[13,10,13,19,2],[14,10,13,18,1],[13,11,13,18,1],[13,10,14,18,1],[13,11,13,19,1],[13,10,13,18,2],和[13,10,13,18,1]。
图9是基于本发明实施方式示出移位系数设计900。对每一个提升因子(liftingfactor)，存在相应移位值的表。不同提升因子中的表可以被巢套设计(nesteddesign)。在移位系数设计900中，提升因子的有效集合可以被定义，以用于在ldpc编码中使用。在图9所示出的例子中，提升因子的有效集合包括：如下不同值的提升因子：z＝16,z＝24,z＝32,z＝48,z＝64,z＝96,z＝128,z＝192,z＝256和z＝384。在移位系数设计900中，提升因子的有效集合可以被优化来获得提升因子的优化集合。在优化集合中的提升因子的数目是小于在有效集合中的提升因子的数目的。优化集合的移位系数表可以被使用为最接近且小于或等于提升因子之移位系数表。例如，被设计用于提升因子z＝32的移位值的表可以被提升因子z＝48共享。相似的，被设计用于提升因子z＝128的移位值的表可以被提升因子z＝192共享。
为了说明目的而不是限制，在基于本发明的ldpc码本中，使用
提升因子的使用允许使用相对小的基本矩阵集合(set)和相对小的提升因子集合，编码各种尺寸的封包。例如，基本矩阵尺寸mxn可以被用于编码多达k＝n–m信息比特的封包，以获得n个码比特的编码封包或者码字。使用提升因子z，基本矩阵可以被扩展(lift)，以产生扩展的维度为z·mxz·n的奇偶校验矩阵。扩展的奇偶校验矩阵然后可以被利用来编码多达z·k信息比特的封包，以获得z·n码比特的码字。而且，使用提升因子也可以允许有效的平行编码和解码，由此改善性能，以及减少用于小尺寸的ldpc码的描述复杂性。
用于较大码块尺寸的移位系数表设计
为了说明目的，图15a-图22b示出用于相对较小的码块尺寸的多个示例性移位系数表。
图15a-图15b中的每一个是基于本发明实施方式的示例性移位系数表1500的一部分的示意图。特别的，移位系数表1500由图15a中的(a)部分和图15b中的(b)部分组成。而且，移位系数表1500可以对应具有原始(primitive)元素2(a＝2)和提升因子256的基础图表2(bg2)。
图16a-图16b中的每一个是基于本发明实施方式的示例性移位系数表1600的一部分的示意图。特别的，移位系数表1600由第16a图中的(a)部分和第16b图中的(b)部分组成。而且，移位系数表1600可以对应具有原始元素9(a＝9)和提升因子144的bg2。
图17a-图17b中的每一个是基于本发明实施方式的示例性移位系数表1700的一部分的示意图。特别的，移位系数表1700由第17a图中的(a)部分和第17b图中的(b)部分组成。而且，移位系数表1700可以对应具有原始元素5(a＝5)和提升因子160的bg2。
图18a-图18b中的每一个是基于本发明实施方式的示例性移位系数表1800的一部分的示意图。特别的，移位系数表1800由第18a图中的(a)部分和第18b图中的(b)部分组成。而且，移位系数表1800可以对应具有原始元素11(a＝11)和提升因子176的bg2。
图19a-图19b中的每一个是基于本发明实施方式的示例性移位系数表1900的一部分的示意图。特别的，移位系数表1900由第19a图中的(a)部分和第19b图中的(b)部分组成。而且，移位系数表1900可以对应具有原始元素3(a＝3)和提升因子192的bg2。
图20a-图20b中的每一个是基于本发明实施方式的示例性移位系数表2000的一部分的示意图。特别的，移位系数表2000由第20a图中的(a)部分和第20b图中的(b)部分组成。而且，移位系数表2000可以对应具有原始元素13(a＝13)和提升因子208的bg1。
图21a-图21b中的每一个是基于本发明实施方式的示例性移位系数表2100的一部分的示意图。特别的，移位系数表2100由第21a图中的(a)部分和第21b图中的(b)部分组成。而且，移位系数表2100可以对应具有原始元素7(a＝7)和提升因子224的bg2。
图22a-第22b图中的每一个是基于本发明实施方式的示例性移位系数表2200的一部分的示意图。特别的，移位系数表2200由第22a图中的(a)部分和第22b图中的(b)部分组成。而且，移位系数表2200可以对应具有原始元素15(a＝15)和提升因子240的bg2。
图23示出基于本发明实施方式的与选择移位系数表相关的示例性逻辑流程2300。逻辑流程2300可以在编码器或者处理器中实施，或者被编码器或者处理器实施，以实现本发明所提出的概念和方案中各种特征和/或方面。特别的，逻辑流程2300可以涉及从一些移位系数表中选择移位系数表所使用的一个或者多个规则，使得选择出适用于相对小码块尺寸的数据的移位系数表。逻辑流程2300可以包括由块2310,2320,2330,和2340中的一个或多个表示的一个或多个操作，动作或功能。虽然被示为离散块，但是依赖于想要的实施方式，逻辑流程2300的各种块可以被划分为附加块，被合并成更少块，或者删除。逻辑流程2300可以被如下描述的第一装置1005和第二装置1050中的每一个实施。仅出于说明性目的而不限于范围，逻辑流程2300的描述被以在第一装置1005的环境中提供。逻辑流程2300可以开始于2310。
在2310，逻辑流程2300可以涉及第一装置1005的处理器确定将被编码的数据的码块尺寸是否小于或者等于阈值码块尺寸。在确定数据的码块尺寸小于或者等于阈值码块尺寸的情况下，逻辑流程2300可以从2310执行到2320。在处理器1010确定数据的码块尺寸大于阈值码块尺寸的情况下，逻辑流程2300可以从2310执行到2330。
在2320，逻辑流程2300可以涉及处理器1010确定将被编码的数据的码率是否小于或者等于阈值码率。在处理器1010确定数据的码率小于或者等于阈值码率的情况下，逻辑流程2300可以从2320执行到2340。否则，在处理器1010确定出数据的码率被确定大于阈值码率，逻辑流程2300可以从2320执行到2330。
在2330，逻辑流程2300可以涉及处理器1010选择或者以其他方式使用对应基本图表1(bg1)的移位系数表。
在2340，逻辑流程2300可以涉及处理器1010选择或者以其他方式使用对应基本图表2(bg2)的移位系数表。
在基于本发明提出的方案中，不管选择哪个移位系数表，所选择的移位系数表的部分或者全部(整体)可以在编码中使用。而且，所选择或者以其他方式使用的移位系数表中的值对一个或者多个提升因子的取模(mod)结果与图15(a)-图22(b)所示出的任何移位系数表中的取模结果相同，无论是部分还是从整体上。
说明性实施方式
图10示出基于本发明实施方式的示例性通信系统1000。通信系统可以包括第一装置1005和第二装置1050，第一装置1005和第二装置1050可以经由通信链路彼此通信。通信链路1040在一些实施方式中可以是无线链路。可替换的，通信链路1040在一些其他实施方式中可以是有线链路。在5gnr通信的环境中，通信链路1040是无线通信链路，例如，多用户多输入多输出(multi-usermultiple-input-and-multiple-output，mu-mimo)通信链路。第一装置1005和第二装置1050中的每一个可以执行作为通信设备的各种功能，以实施关于qc-ldpc编码的此处所描述的概念，方案，技术，过程和方法，包括关于图1-图9的部分或者全部以及如下描述的过程1100，1200,1300,1400和2400的那些描述。更具体的，第一装置1005和第二装置1050中的每一个可以实施所提出的关于多码本嵌入式ldpc码设计，混合正交ldpc层设计，极低码率的qc-ldpc支持，基本矩阵设计，核心矩阵设计以及移位系数设计的概念以及方案的各个方面。
第一装置1005和第二装置1050中的每一个可以是电子设备的一部分，该电子设备可以是通信设备，计算设备，便携式或移动设备或可穿戴设备。例如，第一装置1005可以在wi-fi接入点，智慧手机，智能手表，智慧手环，智能项链，个人数字助理或诸如平板计算机，膝上型计算机，笔记本电脑，台式计算机或服务器之类的计算设备中实现。同样地，第二装置1050可以在wi-fi移动客户端或站点，智慧手机，智慧手表，智慧手环，智能项链，个人数字助理或诸如平板计算机，膝上型计算机，台式计算机或服务器之类的计算设备中实现。或者，第一装置1005和第二装置1050中的每一个可以以一个或多个集成电路(ic)芯片的形式实施，例如但不限于，一个或多个单核处理器，一个或多个多核处理器，或一个或多个复杂指令集计算(complex-instruction-set-computing，cisc)处理器。
第一装置1005和第二装置1050中的每一个可以分别包括图10中所示出的那些组件中至少一部分。例如，第一装置1005可以至少包括处理器1010，第二装置1050可以至少包括处理器1060。此外，第一装置可以包括存储器1020，收发器1030和一个或者多个天线(由天线1036表示)，收发器1030被配置为无线的发送和接收数据(例如遵循一个或者多个3gpp标准，协议，规范，和/或任何可应用的无线协议和标准，例如5gnr)。存储器1020和收发器1030中的每一个可以通信的或者可操作的与处理器1010耦接。相似的，第二装置1050也可以包括存储器1070，收发器1080和一个或者多个天线(由天线1086表示)，收发器1080被配置为无线的发送和接收数据(例如遵循一个或者多个3gpp标准，协议，规范，和/或任何可应用的无线协议和标准，例如5gnr)。存储器1070和收发器1080中的每一个可通信的或者可操作的耦接到处理器1060。第一装置1005和第二装置1050中的每一个可以进一步包括其他组件(例如，功率系统，显示设备和用户接口设备)其与本发明提出的方案不相关，所以为了简单和简洁，没有在图10中示出也没有描述。
收发器1030可以被配置为以单频带或者多个频带的方式无线通信。收发器1030可以包括能够无线发送数据的发送器1032和能够无线接收数据的接收器1034。在一些实施方式中，收发器1030能够发送/调制(经由发送器1032)和接收/解调(经由接收器1034)作为通过天线1036辐射的正交频分复用(orthogonalfrequency-divisionmultiplexed，ofdm)符号的数据符号。同样的，收发器1080可以被配置为以单个频带或者多个频带无线通信。收发器1080可以包括能够无线发送数据的发送器1082和能够无线接收数据的接收器1084。在一些实施方式中，收发器1080能够发送/调制(经由发送器1082)和接收/解调(经由接收器1084)作为通过天线1086辐射的ofdm符号的数据符号。
存储器1020和存储器1070中的每一个可以是被配置为在其中存储一组或多组代码，程序和/或指令和/或数据的存储装置。在图10所示的示例中，存储器1020在其中存储一组或多组处理器可执行指令1022和数据1024，并且存储器1070在其中存储一组或多组处理器可执行指令1072和数据1074。存储器1020和存储器1070中的每一个可以通过任何合适的技术实施，并且可以包括易失性存储器和/或非易失性存储器。例如，存储器1020和存储器1070中的每一个可以包括一种类型的随机存取存储器(ram)，例如动态ram(dram)，静态ram(sram)，晶闸管ram(t-ram)和/或零电容器ram(zero-capacitor，z-ram)。可替代地或另外地，存储器520可以包括一种只读存储器(rom)，例如掩模rom，可程序设计rom(prom)，可擦除可程序设计rom(eprom)和/或可擦除可程序设计rom(erasableprogrammablerom，eeprom)。可选地或另外地，存储器1020和存储器1070中的每一个可以包括一种类型的非易失性随机存取存储器(non-volatilerandom-accessmemory，nvram)，例如闪存，固态存储器，铁电ram(ferroelectricram，feram)，磁阻ram(magnetoresistiveram，mram)和/或相变(phase-change)存储器。
在一个方面，处理器1010和处理器1060中的每一个可以以一个或多个单核处理器，一个或多个多核处理器或一个或多个cisc处理器的形式实施。也就是说，根据本发明，即使这里使用单数术语“处理器”来指代处理器1010和处理器1060中的每一个，根据本发明，处理器1010和处理器1060中的每一个在一些实施中可以包括多个处理器而在其他实施中可以包括单个处理器。在另一方面，处理器1010和处理器1060中的每一个可以以具有电子组件的硬件(以及可选地，固件)的形式实现，所述电子组件包括例如但不限于一个或多个晶体管，一个或多个二极管，一个或多个电容器，一个或多个电阻器，一个或多个电感器，一个或多个忆阻器(memristor)和/或一个或多个变容二极管(varactor)，根据本发明其被配置和布置成以实现特定的目的。换句话说，在至少一些实施方式中，处理器1010和处理器1060中的每一个是专用目的处理器，其被特别设计，安排和配置以执行特定任务，根据本发明的各种实施方式，该特定任务包括用于移动通信中较小码块尺寸的qc-ldpc码的移位系数表设计。
根据本发明的各种实施方式，作为专用机器的处理器1010可以包括非通用且专门设计的硬件电路，其被设计，布置和配置以在移动通信中执行与用于较小码块尺寸的qc-ldpc码的移位系数表设计有关的特定任务。在一个方面，根据本发明的各种实施方式，处理器1010可以执行存储在存储器1020中的一组或多组代码，程序和/或指令1022以执行各种操作以在移动通信中提供(render)用于较小码块尺寸的qc-ldpc码的移位系数表设计。在另一方面，根据本发明的各种实施方式，处理器1010可以包括编码器1012和解码器1014，编码器1012和解码器1014一起执行特定任务和功能，来提供(render)qc-ldpc码。例如，根据本发明的各种概念和方案，编码器1012可被配置为编码数据。相似的，根据本发明的各种概念和方案，解码器1014可被配置为解码数据。
在一些实施中，处理器1010还可以包括存储器1016，其可以包括一个或多个寄存器(register)，一个或多个缓冲器和/或一个或多个高速缓存(cache)。在一些实现中，处理器1016可以利用存储器1016来存储qc-ldpc码的基本矩阵，所选择的码本，提升因子和/或一个或多个移位系数矩阵。例如，处理器1010可以生成基本矩阵并将其存储在存储器1020中，并且在从嵌入在基本矩阵中的多个码本中选择码本时，处理器1010可以将所选择的码本存储在存储器1016中。因此，根据逻辑流程200的一个或多个规则，通过从嵌入在基本矩阵中的多个码本中选择码本，可以缩短编码的处理延迟。因此，通过根据本发明实施各种方案(例如，通过从嵌入在qc-ldpc码中的多个码本中选择码本来编码数据，以用于发送)，不仅改善了处理器1010的功能(例如，处理延迟更短)而且也改进了数据编码的底层(underlying)技术(例如，处理延迟更短和改进解码器吞吐量效率)。
根据本发明各种实施方式，作为专用机器的处理器1060可以包括非通用且专门设计的硬件电路，其被设计，布置和配置以执行与qc-ldpc编码有关的特定任务。在一个方面，根据本发明的各种实施方式，处理器1060可以执行存储在存储器1070中的一组或多组代码，程序和/或指令1072以执行与qc-ldpc编码有关的各种操作。在另一方面，根据本发明的各种实施方式，处理器1060可以包括编码器1062和解码器1064，其执行特定任务和功能，来提供(render)qc-ldpc编码。例如，根据本发明的各种概念和方案，编码器1062可被配置为编码数据。相似的，根据本发明的各种概念和方案，解码器1064可被配置为解码数据。
在一些实施中，处理器1060还可以包括存储器1066，其可以包括一个或多个寄存器，一个或多个缓冲器和/或一个或多个高速缓存。在一些实施方案中，处理器1060可利用存储器1066来存储qc-ldpc码的基本矩阵，所选的码本，提升因子和/或移位系数矩阵。例如，处理器1060可以生成基本矩阵并将其存储在存储器1070中，并且在从嵌入在基本矩阵中的多个码本中选择码本时，处理器1060可以将所选择的码本存储在存储器1066中。因此，通过根据逻辑流程200的一个或多个规则从嵌入在基本矩阵中的多个码本中选择码本，可以缩短编码的处理延迟。
编码器1012和编码器1062中的每一个可以被配置具有多个电子组件，多个电子组件作为编码链操作以执行与编码有关的一些操作。例如，在编码器1012和编码器1062中的每一个中的编码链可以执行如下：比特重新排序(bitreordering)，音调交织(toneinterleaving)，混合冗余版本(redundancyversion，rv)设计，自我调整harq缓冲，和码块分组。解码器1014和解码器1064中的每一个可以被配置为支持码本的各种码率。解码器1014和解码器1064中的每一个所支持的码本的最低码率可以依赖于相应的提升因子的尺寸。在所提出的方案中，可以设置对数似然比(log-likelihoodratio，llr)存储器的尺寸的上限。提升因子可以被存储在llr存储器中，llr存储器的尺寸可以定义或者以其他方式限定提升因子的尺寸能有多大。相应的，通过设置llr存储器尺寸的上限，可以设置从基本矩阵中产生的扩展(lifted)的奇偶校验(paritycheck)矩阵的最大尺寸，由此设置需要存储扩展的奇偶校验矩阵的存储器尺寸的上限。在第一装置1005中，可以通过使用一个或者多个寄存器，一个或者多个缓冲器，一个或者多个高速缓存，和/或在处理器1010中的一个或者多个存储器单元(例如存储器1016)或者在存储器1020中的一个或者多个存储器单元来实现llr存储器。在第二装置1050中，通过使用一个或者多个寄存器，一个或者多个缓冲器，一个或者多个高速缓存，和/或在处理器1060中的一个或者多个存储器单元(例如存储器1066)或者在存储器1070中的一个或者多个存储器单元来实现llr存储器。
在操作中，对于发送侧的前向链接(forwardlink)，编码器1012可以从数据源接收数据包，通过对数据执行编码，交织和符号映像来处理数据，并且提供编码的数据的调制符号。发送器1032可以将调制符号与导频符号复用，执行空间处理，并提供一个或者多个输出符号流。发送器1032(其可以包括一个或者多个发送器)可以通过执行数字至模拟转换，滤波，放大和上转换来调节(condition)一个或者多个输出符号流，以产生一个或者多个前向链路信号，通过天线1036的一个或者多个天线该一个或者多个前向链路信号作为电磁波被辐射出去。在接收(rx)侧，接收器1084(其可以包括一个或者多个接收器)可以经由天线1086的一个或者多个天线，接收作为电磁波的一个或者多个前向链路信号。接收器1084也可以通过执行滤波，放大，下转换和模拟到数字转换来处理接收的信号，以获得多个采样。接收器1084也可以处理多个采样以获得接收的符号，并且在接收的符号上执行多输入多输出(mimo)检测，以提供检测到的符号。解码器1064可以通过执行符号解映像，解交织和解码来处理检测到的符号，以提供解码的数据给数据池(sink)。
相似的，在反向(reverse)链路上，编码器1062可以从数据源接收数据包，并且通过编码，交织和符号映像来处理数据，以提供编码的数据的调制符号。发送器1082可以将调制符号与导频符号进行复用，执行空间处理，以及提供一个或者多个输出符号流。发送器1082(其可以包括一个或者多个发送器)可以通过执行数字至模拟转换，滤波，放大和上转换来调节(condition)一个或者多个输出符号流，以产生一个或者多个反向链路信号，该一个或者多个反向链路信号作为电磁波通过天线1086的一个或者多个天线辐射出去。在接收(rx)侧，接收器1034(其可以包括一个或者多个接收器)可以经由天线1036的一个或者多个天线，接收作为电磁波的一个或者多个反向链路信号。接收器1034可以通过执行滤波，放大，下转换和模拟至数字转换来处理接收的信号，以获得多个采样。接收器1034也可以处理多个采样以获得接收的符号，并且在接收的符号上执行mimo检测，以提供检测到的符号。解码器1014可以通过执行符号解映像，解交织和解码来处理检测到的符号，以恢复第二装置1050发出的数据。
处理器1010可以被配置控制或者以其他方式指导第一装置1005的操作。处理器1060可以被配置控制或者以其他方式指导第一装置1050的操作。根据本申请的方案和概念，处理器1010能够确定将要发送和/或接收的封包的尺寸，以及，相应的，分别控制由编码器1012的编码和由解码器1014的解码。同样的，根据本申请的方案和概念，处理器1060能够确定将要发送和/或接收的封包的尺寸，以及，相应的，分别控制由编码器1062的编码和由解码器1064的解码。例如，处理器1010和处理器1060中的每一个可以被配置从嵌入到qc-ldpc码的基本矩阵中的多个码本中选择码本，以用于编码，使得如果对应于大量编码处理延迟的大码本对编码来说不是必须的，选择出需要少量编码处理延迟的小码本，以用于编码。
第一装置1005和第二装置1050中的每一个可以被配置来执行如下描述的过程1100,1200,1300,1400和2400中的每一个。所以，为了避免冗余和为了简洁，第一装置1005和第二装置1050的操作，以及处理器1010和处理器1060的操作在如下过程1100,1200,1300,1400和2400的环境中描述。值得注意的是，虽然在第一装置1005的环境中提供如下描述，如下描述也适用于第二装置1050。
关于在移动通信中用于小码块尺寸的qc-ldpc码的移位系数表设计，第一装置1005的处理器1010可以经由装置1005的收发器1030与第二装置1050建立无线通信链路。处理器1010可以经由收发器1030通过无线通信链路与第二装置1050无线通信。在与第二装置1050的无线通信中，处理器1010可以执行多个操作。例如，处理器1010可以执行如下：(1)从多个移位系数表中选择第一移位系数表；(2)使用第一移位系数表的至少一部分和基本矩阵产生qc-ldpc码；(3)从嵌入到qc-ldpc码的多个码本中选择码本；(4)存储所选择的码本到与处理器相关的存储器；(5)使用选择的码本编码数据，以产生数据的多个调制符号；以及(6)控制收发器1030来复用，转换，滤波，放大调制符号，并通过第一装置的一个或者多个天线1036辐射调制符号作为电磁波，以经由无线通信链路向第二装置1050发送数据的调制符号。
在一些实施方式中，第一移位系数表可以包括基本的移位系数表，该基本的移位系数表以如下样式被布置为4行(row)14列(column)：
在一些实施方式中，第一移位系数表可以包括如图15a和图15b所示出的移位系数表。
在一些实施方式中，在从多个移位系数表中选择第一移位系数表时，处理器1010可以根据与数据的码块尺寸和码率中任一者或者两者相关的一个或者多个规则，选择第一移位系数表，以用于相对较小的码块尺寸。
在一些实施方式中，在使用第一移位系数表至少一部分和基本矩阵来产生qc-ldpc码时，处理器1010可以使用第一移位系数表的全部(fullportion)和基本矩阵，产生qc-ldpc码。
在一些实施方式中，在使用第一移位系数表至少一部分和基本矩阵来产生qc-ldpc码时，处理器1010可以使用第一移位系数表的一部分(partialportion)和基本矩阵，产生qc-ldpc码。
在一些实施方式中，在从多个移位系数表中选择第一移位系数表时，处理器1010可以选择第二移位系数表，该第二移位系数表中的值对一个或者多个提升因子的取模(modulo)结果与至少该第一移位系数表中的取模结果相同。
在一些实施方式中，在使用第一移位系数表至少一部分和基本矩阵来产生qc-ldpc码时，处理器1010可以使用第二移位系数表的全部(fullportion)和基本矩阵，产生qc-ldpc码。
在一些实施方式中，在使用第一移位系数表至少一部分和基本矩阵来产生qc-ldpc码时，处理器1010可以使用第二移位系数表的一部分(partialportion)和基本矩阵，产生qc-ldpc码。
在一些实施方式中，在在从多个移位系数表中选择第一移位系数表时，处理器1010可以执行多个操作(例如，关于逻辑流程2300)。例如，处理器1010可以确定码块尺寸是否小于或者等于阈值码块尺寸。此外，处理器1010可以确定码率是否小于或者等于阈值码率。而且，响应于确定出码块尺寸大于阈值码块尺寸或者响应于确定出码率大于阈值码率，处理器1010可以选择对应于基本图表1(bg1)的第一移位系数表。可替换的，响应于确定出码块尺寸小于或者等于阈值码块尺寸和响应于确定出码率小于或者等于阈值码率，处理器1010可以选择对应于基本图表2(bg2)的第一移位系数表。
在一些实施方式中，第一移位系数表可以包括对应于具有原始元素2(a＝2)和提升因子256的bg2的移位系数表。可替换的，第一移位系数表可以包括对应于具有原始元素9(a＝9)和提升因子144的bg2的移位系数表。可替换的，第一移位系数表可以包括对应于具有原始元素5(a＝5)和提升因子160的bg2的移位系数表。可替换的，第一移位系数表可以包括对应于具有原始元素11(a＝11)和提升因子176的bg2的移位系数表。可替换的，第一移位系数表可以包括对应于具有原始元素3(a＝3)和提升因子192的bg2的移位系数表。可替换的，第一移位系数表可以包括对应于具有原始元素13(a＝13)和提升因子208的bg2的移位系数表。可替换的，第一移位系数表可以包括对应于具有原始元素7(a＝7)和提升因子224的bg2的移位系数表。可替换的，第一移位系数表可以包括对应于具有原始元素15(a＝15)和提升因子240的bg2的移位系数表。
在一些实施方式中，多个码本中的每一个码本可以对应多个混合自动重传请求harq线程中各自的harq线程，多个harq线程彼此不同。
在一些实施方式中，在从多个码本中选择码本时，处理器1010可以执行多个操作。例如，处理器1010可以确定数据的码块尺寸是否小于阈值码块尺寸。此外，响应于数据的码块尺寸小于阈值码块尺寸，处理器1010可以选择多个码本中的第三码本。而且，响应于数据的码块尺寸不小于阈值码块尺寸，处理器1010可以确定用于传输数据的初始码率是否大于阈值码率。而且，响应于初始码率不大于阈值码率，处理器1010可以选择多个码本中的第二码本。而且，响应于初始码率大于阈值码率，处理器1010可以选择多个码本中的第一码本。第一码本的尺寸可以大于第二码本的尺寸，并且第二码本的尺寸可以大于第三码本的尺寸。
在一些实施方式中，在从多个码本中选择码本时，处理器1010可以执行一些操作。例如，处理器1010可以确定数据的码块尺寸。此外，处理器1010可以通过如下方式选择码本：(1)响应于确定出的码块尺寸大于第一阈值码块尺寸，选择多个码本中的第一码本；(2)响应于确定出的码块尺寸大于第二阈值码块尺寸，选择多个码本中的第二码本；(3)响应于确定出的码块尺寸大于第三阈值码块尺寸，选择多个码本中的第三码本。第一阈值码块尺寸可以大于第二阈值码块尺寸。第二阈值码块尺寸可以大于第三阈值码块尺寸。第一码本的尺寸可以大于第二码本的尺寸，并且第二码本的尺寸可以大于第三码本的尺寸。
说明性过程
图11示出基于本申请实施方式的示例性过程1100。过程1100可以表示实施所提出的概念和方案的方面，所提出的概念和方案可以例如关于图1-图10中部分或者全部的描述。特别的，过程1100可以表示与qc-ldpc编码有关的所提出的概念和方案的方面。过程1100可以包括块1110,1120,1130和1140中的一个或者多个所示出的一个或者多个操作，动作或者功能。虽然被示为离散块，但是依赖于想要的实施方式，过程1100的各种块可以被划分为附加块，被合并成更少块，或者删除。而且，过程1100的块/子块可以以图11示出的顺序执行，或者以不同的顺序执行。过程1100可以被通信系统1000及其任何变形实施。例如，过程1100可以在第一装置1005和/或第二装置1050中实施，或者被第一装置1005和/或第二装置1050实施。仅出于说明性目的而不限于范围，如下在第一装置1005的环境中描述过程1100。过程1100可以开始于块1110。
在1110，过程1100可以涉及第一装置1005的处理器1010产生qc-ldpc码，所述qc-ldpc码具有嵌入到其中的多个码本。过程1100从1110执行到1120。
在1120，过程1100可以涉及处理器1010从多个码本中选择码本。处理器1010可以从1120执行到1130。
在1130，过程1100可以涉及处理器1010使用选择的码本编码数据。过程1100从1130执行到1140。
在1140，过程1100可以涉及处理器1010经由收发器1030发送编码的数据(例如，到第二装置1050)。
在一些实施方式中，多个码本中的每一个码本可以对应多个harq线程中各自的harq线程，该多个harq线程彼此不同。例如，过程1100可以涉及处理器1010使用harq与第二装置1050的处理器1060通信。在从多个码本中选择码本时，过程1100可以涉及处理器1010执行：(1)将多个harq线程中的每一个harq线程关联或者以其他方式关联到多个码本中的相应码本；(2)识别当前用于与第二装置1050通信的harq线程；以及(3)选择多个码本中的一个码本，该多个码本中的一个码本与识别出的harq线程对应。可以在编码将发送到第二装置1050的数据中使用选择的码本。
在一些实施方式中，在产生具有嵌入到其中的多个码本的qc-ldpc码时，过程1100可以涉及处理器1010产生由基本矩阵和一个或者多个移位系数矩阵组成的qc-ldpc码。基本矩阵可以包括多个奇偶比特的奇偶矩阵和多个信息比特的信息矩阵。多个码本中的每个码本可以包括奇偶矩阵和相应尺寸的信息矩阵的相应部分，使得多个码本的尺寸彼此不同。
在一些实施方式中，多个码本中的每个码本可以对应移位系数矩阵的多个设计中的相应设计。
在一些实施方式中，在产生具有嵌入到其中的多个码本的qc-ldpc码时，过程1100可以涉及处理器1010产生用于第一集合提升因子中的每一个提升因子的相应移位值表。而且，过程1100可以涉及处理器1010优化第一集合提升因子，以产生第二集合提升因子。第一集合提升因子的数量可以大于第二集合提升因子的数量。第一提升因子可以共享第二提升因子的相应移位值表，其中第一提升因子在第一集合中但不在第二集合中，第二提升因子在第一集合和第二集合两者中。第二提升因子的值可以小于第一提升因子的值，并且第二提升因子比第一集合中其他提升因子更接近第一提升因子。
在一些实施方式中，在从多个码本中选择码本时，过程1100可以涉及处理器1010根据用于传输数据的初始码率和/或数据的码块尺寸，从多个码本中选择码本。
在一些实施方式中，在从多个码本中选择码本时，过程1100可以涉及处理器1010执行一些操作(例如，与逻辑流程200中涉及的那些相似)。例如，过程1100可以涉及处理器1010确定数据的码块尺寸是否小于阈值码块尺寸。响应于数据的码块尺寸小于阈值码块尺寸，过程1100可以涉及处理器1010选择多个码本中的第三码本。响应于数据的码块尺寸不小于阈值码块尺寸，过程1100可以涉及处理器1010确定用于传输数据的初始码率是否大于阈值码率。响应于初始码率不大于阈值码率，过程1100可以涉及处理器1010选择多个码本中的第二码本。响应于初始码率大于阈值码率，过程1100可以涉及处理器1010选择多个码本中的第一码本。第一码本的尺寸可以大于第二码本的尺寸。第二码本的尺寸可以大于第三码本的尺寸。
可替换的或者附加的，在从多个码本中选择码本时，过程1100可以涉及处理器1010执行一些其他操作。例如，过程1100可以涉及处理器1010确定数据的码块尺寸。基于确定的结果，响应于确定出码块尺寸大于第一阈值码块尺寸，过程1100可以涉及处理器1010选择多个码本中的第一码本。而且，响应于确定出码块尺寸大于第二阈值码块尺寸，过程1100可以涉及处理器1010选择多个码本中的第二码本。而且，响应于确定出码块尺寸大于第三阈值码块尺寸，过程1100可以涉及处理器1010选择多个码本中的第三码本。第一阈值码块尺寸可以大于第二阈值码块尺寸。第二阈值码块尺寸可以大于第三阈值码块尺寸。第一码本的尺寸可以大于第二码本的尺寸。第二码本的尺寸可以大于第三码本的尺寸。
图12示出基于本发明实施方式的示例性过程1200。过程1200可以表示实施所提出的概念和方案的方面，所提出的概念和方案可以例如关于图1-图10中部分或者全部的描述。而且，过程1200可以表示与混合正交(hybridorthogonal)ldpc层设计和极低码率的qc-ldpc支持有关的所提出的概念和方案的方面。过程1200可以包括块1210,1220和1230中的一个块或者多个块所示出的一个或者多个操作，动作和功能。虽然被示为离散块，但是依赖于想要的实施方式，过程1200的各种块可以被划分为附加块，被合并成更少块，或者删除。而且，过程1200的块/子块可以以图12示出的顺序执行，或者以不同的顺序执行。过程1200可以被通信系统1000及其任何变形实施。例如，过程1200可以在第一装置1005和/或第二装置1050中实施，或者被第一装置1005和/或第二装置1050实施。仅出于说明性目的而不限于范围，如下在第一装置1005的环境中描述过程1200。过程1200可以开始于块1210。
在1210，过程1200可以是涉及第一装置1005的处理器1010产生qc-ldpc码，该qc-ldpc码至少包括准行(quasi-row)正交层。过程1200可以从1210执行到1220。
在1220，过程1200可以涉及处理器1010使用qc-ldpc码编码数据。过程1200可以从1220执行到1230。
在1230，过程1200可以涉及处理器1010经由收发器1030发送编码的数据(到第二装置1050)。
在一些实施方式中，至少一个准行正交层可以包括多个列和多个行的比特。至少一个准行正交层的多个列(column)中的一个或者多个列可以包括度数为2或者更多的至少一个打孔列。至少一个准行正交层的多个列中的剩余列可以包括度数为1或者0的非打孔列。
在一些实施方式中，在打孔列中可能没有环(cycle)。
在一些实施方式中，qc-ldpc码可以包括具有不同度数正交性的多个部分的混合正交性设计。低度数正交性的多个部分中第一部分可以对应高码率，并且高度数正交性的多个部分中第二部分可以对应低码率。
在一些实施方式中，不同度数正交性的多个部分包括以下情况：(1)一非行正交部分，包括多个行与多个列，该多个行与该多个列形成至少一非行正交层；(2)一准行正交部分，包括多个行与多个列，该多个行与该多个列形成至少一准行正交层；以及(3)一纯行正交层，包括多个行与多个列，该多个行与该多个列形成至少一纯行正交层。在此，非行正交部分的多个列可以包括至少一个度数为2或者更多的打孔列和度数为1或者0的非打孔列。准行正交部分的多个列的一个或者多个列可以包括至少一个度数为2或者更高的打孔列。准行正交部分的多个列的剩余列可以包括度数为1或者0的非打孔列。纯行正交部分的多个列的每一个列可以包括度数为1或者0的列。
在一些实施方式中，qc-ldpc码可以包括多个奇偶比特的奇偶矩阵，和多个信息比特的信息矩阵。通过信息矩阵和奇偶矩阵的一个或者多个行(row)比特可以包括每行比特度数为2的一个或多个行比特。
在一些实施方式中，度数为2的多个比特的一个或者多个行的度数为2的多个比特中的每一个比特可以包括之前使用的奇偶比特或者之前发送的信息比特。
图13示出基于本申请实施方式的示例性过程1300。过程1300可以表示实施所提出的概念和方案的方面，例如关于图1-图10中的一些或者全部的描述的概念和方案。更具体的，过程1300可以表示关于核心矩阵设计的所提出的概念和方案的方面。过程1300可以包括块1310,1320和1330中的一个块或者多个块所示出的一个或者多个操作，动作和功能。虽然被示为离散块，但是依赖于想要的实施方式，过程1300的各种块可以被划分为附加块，被合并成更少块，或者删除。而且，过程1300的块/子块可以以图13所示出的顺序执行，或者以不同的顺序执行。过程1300可以被通信系统1000及其任何变形实施。例如，过程1300可以在第一装置1005和/或第二装置1050中实施，或者被第一装置1005和/或第二装置1050实施。仅出于说明性目的而不限于范围，如下在第一装置1005的环境中描述过程1300。过程1300可以开始于块1310。
在1310，过程1300可以涉及第一装置1005的处理器1010产生qc-ldpc码，该qc-ldpc码包括基本矩阵，该基本矩阵的一部分形成对应于至少一阈值的码率的核心矩阵。过程1300可以从1310执行到1320。
在1320，过程1300可以涉及处理器1010使用qc-ldpc码编码数据。过程1300可以从1320执行到1330。
在1330，过程1300可以涉及处理器1010经由收发器1030发送编码的数据(例如，到第二装置1050)。
在一些实施方式中，码率可以是0.89。
在一些实施方式中，核心矩阵可以包括多个列和多个行的比特，该多个列中两个列或者更多列可以包括具有特定比特样式的打孔列。
在一些实施方式中，在经过任意次数的列置换(permutation)和/或行置换(例如，至少一次列置换，至少一次行置换，或二者之任意组合)之后，在多个打孔列中特定比特样式可以包括：在多个打孔列中的一个或者多个比特0。在列置换和/或行置换之后，包括一个或者多个比特0的特定样式的两个例子在图7部分(a)示出。在一些实施方式中，在打孔列中的特定比特样式可以包括比特0的等腰直角三角形，三角形的直角对应于打孔列中的左上角处的比特0。这种等腰直角三角形的比特0的例子示出在图7的部分(b)。
在一些实施方式中，核心矩阵可以包括多个列和多个行的比特的奇偶矩阵。核心矩阵也可以包括多个列和多个行的比特的信息矩阵。奇偶矩阵可以包括具有wi-fi样式的矩阵。除了核心矩阵的打孔列之外，信息矩阵的多于一行(row)比特可以包括具有高密度比特1而没有或只有一个比特0的行(row)。高密度比特的行(row)可以对应wi-fi样式的行(row)。
在一些实施方式中，多个行的底部行的比特可以包括第一数目的比特1。第一数目可以是等于打孔列的数目，或者比打孔列的数目大0，1,2或者3(例如，大一些)。在一些实施方式中，在底部行中第一数目的比特1的一部分可以对应打孔列和核心矩阵的最右侧列(column)，其中该核心矩阵的最右侧列(column)在wi-fi样式的右侧的边上。
在一些实施方式中，核心矩阵可以包括5行比特和20列比特。20列比特的变量节点的度数可以包括如下中一个：[2,2,2,2,2,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3],[2,2,2,2,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3],[2,2,2,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3],和[2,2,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3]。5行比特的校验节点的度数可以包括如下中一个：[13,10,14,17,2],[13,10,13,17,2],[13,10,13,18,3],[13,11,13,18,2],[13,10,14,18,2],[13,10,13,19,2],[14,10,13,18,1],[13,11,13,18,1],[13,10,14,18,1],[13,11,13,19,1],[13,10,13,18,2],和[13,10,13,18,1]。
图14示出基于本发明实施方式的示例性过程1400。过程1400可以表示实施所提出的概念和方案的方面，所提出的概念和方案可以例如关于图9的描述。更具体的，过程1300可以表示与移位系数设计有关的所提出的概念和方案的方面。过程1400可以包括块1410,1420和1430中的一个块或者多个块以及子块1412和1414所示出的一个或者多个操作，动作或者功能。虽然被示为离散块，但是依赖于想要的实施方式，过程1400的各种块可以被划分为附加块，被合并成更少块，或者删除。而且，过程1400的块/子块可以以图14所示出的顺序执行，或者以不同的顺序执行。过程1400可以被通信系统1000及其任何变形实施。例如，过程1400可以在第一装置1005和/或第二装置1050中实施，或者被第一装置1005和/或第二装置1050实施。仅出于说明性目的而不限于范围，如下在第一装置1005的环境中描述过程1400。过程1400可以开始于块1410。
在1410，过程1400可以是涉及第一装置1005的处理器1010产生qc-ldpc码。过程1400可以从1410执行到1420。
在1420，过程1400可以涉及处理器1010使用qc-ldpc码编码数据。过程1400可以从1420执行到1430。
在1430，过程1400可以涉及处理器1010经由收发器1030发送编码的数据(例如，到第二装置1050)。
在产生qc-ldpc码时，过程1400可以涉及处理器1010执行由子块1412-1414表示的多个操作。
在1412中，过程1400可以涉及处理器1010为第一集合提升因子中每一个提升因子产生相应的移位值表。过程1400可以从1412执行到1414。
在1414中，过程1400可以涉及处理器1010优化第一集合提升因子，以产生第二集合提升因子。
第一集合的提升因子的数目可以大于第二集合的提升因子的数目。第一提升因子可以共享第二提升因子的相应移位值表，其中第一提升因子是位于第一集合中而不位于第二集合中，第二提升因子位于第一集合和第二集合中。第二提升因子的值可以比第一提升因子的值小，并且比第一集合中的其他提升因子更接近第一提升因子。
图24示出基于本发明实施方式的无线通信的示例性过程2400。过程2400可以表示实施所提出的概念和方案的方面，所提出的概念和方案可以例如关于图1-图10和图15a-图23的部分或者全部的描述。更具体的，过程2400可以表示与用于移动通信中小码块尺寸的qc-ldpc码的移位系数表设计有关的所提出的概念和方案的方面。过程2400可以包括块2410和2420和子块24202,24204,24206,24208,24210和24212中的一个或者多个所示出的一个或者多个操作，动作和功能。虽然被示为离散块，但是依赖于想要的实施方式，过程2400的各种块可以被划分为附加块，被合并成更少块，或者删除。而且，过程2400的块/子块可以以图24所示出的顺序执行，或者以不同的顺序执行。过程2400可以被通信系统1000及其任何变形实施。例如，过程2400可以在第一装置1005和/或第二装置1050中实施，或者被第一装置1005和/或第二装置1050实施。仅出于说明性目的而不限于范围，如下在第一装置1005的环境中描述过程1400，但是同样也可以应用到装置1050。过程2400可以开始于块2410。
在2410，过程2400可以涉及第一装置1005的处理器1010经由装置1005的收发器1030，与至少一个其他装置(例如，第二装置1050)建立无线通信链路。过程2400可以从2410执行到2420。
在2420，过程2400可以涉及处理器1010经由收发器1030通过无线通信链路与其他装置无线通信。在与其他装置的无线通信中，过程2400可以涉及处理器1010执行24202,24204,24206,24208,24210和24212表示的多个操作。
在24202，过程2400可以涉及处理器1010从多个移位系数表中选择第一移位系数表。过程2400可以从24202执行到24204。
在24204，过程2400可以涉及处理器1010使用第一移位系数表的至少一部分和基本矩阵，产生qc-ldpc码。过程2400可以从24204执行到24206。
在24206，过程2400可以涉及处理器1010从嵌入到qc-ldpc码的多个码本中选择码本。过程2400可以从24206执行到24208。
在24208，过程2400可以涉及处理器1010存储选择的码本到与处理器相关的存储器。过程2400可以从24208执行到24210。
在24210，过程2400可以涉及处理器1010使用选择的码本编码数据，以产生数据的多个调制符号。过程2400可以从24210执行到24212。
在24212，过程2400可以涉及处理器1010控制收发器1030复用，转换，滤波，放大调制符号，和通过第一装置1005的一个或者多个天线1036辐射调制符号作为电磁波，以经由无线通信链路发送数据的调制符号到其他装置。
在一些实施方式中，第一移位系数表可以包括以如下形式布置为4行和14列的基本移位系数表：
在一些实施方式中，第一移位系数表可以包括如图15a-图15b所示出的移位系数表。
在一些实施方式中，在从多个移位系数表中选择第一移位系数表时，过程2400可以涉及处理器1010根据一个或者多个规则，选择用于相对较小的码块尺寸的第一移位系数表，其中该一个或者多个规则与数据的码块尺寸和数据的码率中任一者或者两者相关。
在一些实施方式中，在使用第一移位系数表的至少一部分和基本矩阵产生qc-ldpc码时，过程2400可以涉及处理器1010使用第一移位系数表的全部(fullportion)和基本矩阵产生qc-ldpc码。
在一些实施方式中，在使用第一移位系数表的至少一部分和基本矩阵产生qc-ldpc码时，过程2400可以涉及处理器1010使用第一移位系数表的一部分(partialportion)和基本矩阵产生qc-ldpc码。
在一些实施方式中，在从多个移位系数表中选择第一移位系数表时，过程2400可以涉及处理器1010选择第二移位系数表，该第二移位系数表中的值对一个或者多个提升因子的取模结果与至少第一移位系数表中的取模结果相同。
在一些实施方式中，在使用第一移位系数表的至少一部分和基本矩阵产生qc-ldpc码时，过程2400可以涉及处理器1010使用第二移位系数表的(fullportion)全部和基本矩阵产生qc-ldpc码。
在一些实施方式中，在使用第一移位系数表的至少一部分和基本矩阵产生qc-ldpc码时，过程2400可以涉及处理器1010使用第二移位系数表的一部分(partialportion)和基本矩阵产生qc-ldpc码。
在一些实施方式中，在从多个移位系数表中选择第一移位系数表时，处理器2400可以涉及处理器1010执行多个操作。例如，过程2400可以涉及处理器1010确定码块尺寸是否小于或者等于阈值码块尺寸。此外，过程2400可以涉及处理器1010确定码率是否小于或者等于阈值码率。而且，过程2400可以涉及处理器1010响应于确定码块尺寸大于阈值码块尺寸或者响应于确定码率大于阈值码率，选择对应于基础图表bg1的第一移位系数表。或者，过程2400可以涉及处理器1010响应于确定码块尺寸小于或者等于阈值码块尺寸或者响应于确定码率小于或者等于阈值码率，选择对应于基础图表bg2的第一移位系数表。
在一些实施方式中，第一移位系数表可以包括对应于具有原始元素2(a＝2)和提升因子256的bg2的移位系数表。或者，第一移位系数表可以包括对应于具有原始元素9(a＝9)和提升因子144的bg2的移位系数表。或者，第一移位系数表可以包括对应于具有原始元素5(a＝5)和提升因子160的bg2的移位系数表。或者，第一移位系数表可以包括对应于具有原始元素11(a＝11)和提升因子176的bg2的移位系数表。或者，第一移位系数表可以包括对应于具有原始元素3(a＝3)和提升因子192的bg2的移位系数表。或者，第一移位系数表可以包括对应于具有原始元素13(a＝13)和提升因子208的bg2的移位系数表。或者，第一移位系数表可以包括对应于具有原始元素7(a＝7)和提升因子224的bg2的移位系数表。或者，第一移位系数表可以包括对应于具有原始元素15(a＝15)和提升因子240的bg2的移位系数表。
在一些实施方式中，多个码本中的每一个码本可以对应于多个harq线程中的相应的harq线程，其中多个harq线程彼此不同。
在一些实施方式中，在从多个码本中选择码本时，过程2400可以涉及处理器1010执行多个操作。例如，过程2400可以涉及处理器1010执行多个操作。例如，过程2400可以涉及处理器1010确定数据的码块尺寸是否小于阈值码块尺寸。另外，过程2400可以涉及处理器1010响应于数据的码块尺寸小于阈值码块尺寸，选择多个码本中的第三码本。而且，响应于数据的码块尺寸不小于阈值码块尺寸，过程2400可以涉及处理器1010确定用于传输数据的初始码率是否大于阈值码率。而且，响应于初始码率不大于阈值码率，过程2400可以涉及处理器1010选择多个码本中的第二码本。而且，响应于初始码率大于阈值码率，过程2400可以涉及处理器1010选择多个码本中的第一码本。第一码本的尺寸可以大于第二码本的尺寸，并且第二码本的尺寸可以大于第三码本的尺寸。
在一些实施方式中，在从多个码本中选择码本时，过程2400可以涉及处理器1010执行多个操作。例如，过程2400可以涉及处理器1010确定数据的码块尺寸。此外，过程2400可以涉及处理器1010通过如下选择码本：(1)响应于确定码块尺寸大于第一阈值码块尺寸，选择多个码本中的第一码本；(2)响应于确定码块尺寸大于第二阈值码块尺寸，选择多个码本中的第二码本；(3)响应于确定码块尺寸大于第三阈值码块尺寸，选择多个码本中的第三码本。第一阈值码块尺寸可以大于第二阈值码块尺寸。第二阈值码块尺寸可以大于第三阈值码块尺寸。第一码本的尺寸可以大于第二码本的尺寸，并且第二码本的尺寸可以大于第三码本的尺寸。
附加说明
本文描述的主题有时示出包含在其他不同组件内或与其他不同组件连接的不同组件。需要理解的是，这样描绘的架构仅仅是示例，并且实际上可以实施许多其他架构，以实现相同的功能。在概念意义上，实现相同功能的任何组件布置有效地“关联”，以使得实现期望的功能。因此，这里组合以实现特定功能的任何两个组件可以被视为彼此“关联”，使得实现期望的功能，而不管架构或中间组件。同样地，如此关联的任何两个组件也可以被视为彼此“可操作地连接”或“可操作地耦接”以实现期望的功能，并且能够如此关联的任何两个组件也可以被视为“可操作地可耦接的”，以实现所需的功能。可操作可耦接的具体示例包括但不限于物理上可配对和/或物理上相互作用的组件和/或可无线交互和/或无线交互的组件和/或逻辑上相互作用和/或逻辑上可交互的组件。
此外，关于本文中任何复数和/或单数术语的使用，本领域技术人员可以根据上下文和/或申请从复数转换为单数和/或从单数转换为复数。为清楚起见，这里可以明确地阐述各种单数/复数排列(permutation)。
此外，本领域技术人员将理解，一般来说，本文所使用的术语，特别是所附权利要求中所使用的术语，例如所附权利要求的主体，通常旨在作为“开放”术语，例如，术语“包括”应被解读成“包括但不限于”，术语“具有”应被解读成“至少具有”，术语“包含”应被解读成“包含但不限于”，等等。本领域技术人员应进一步理解如果意图要求一定数目的权利要求记载，这个意图应该在权利要求中明确记载，如果没有这个记载就没有这个意图。例如，作为对理解的帮助，以下所附权利要求可以包含介绍性词语的使用“至少一个”和“一个或多个”以引进权利要求的记载。然而，这些词语的使用不应被解释为由不定冠词“a”或者“an”引入的权利要求记载限定了任何包括此被引入的权利要求记载的任何特定权利要求的实施仅仅包括一个这样的记载，甚至当相同的权利要求包括介绍性词语“一个或者多个”或者“至少一个”，以及非限定冠词例如“a”或者“an”，例如“a”和/或者“an”，应当被解读出意味着“至少一个”或者“一个或者多个”；同样适用于用于引入权利要求记载的限定性冠词的使用。此外，即使明确地叙述了所引入的权利要求记载的具体数量，本领域技术人员将认识到，这种记载应被解释为至少表示所记载的数量，例如，只有“两个记载”而没有其他修饰语，指至少两个记载，或两个或多个记载。此外，在使用类似于“a，b和c”中的至少一个等等的惯例的情况下，通常这种构造意图在本领域技术人员将理解惯例的意义上，例如“具有a，b和c中的至少一个的系统”将包括但不限于仅具有a，仅具有b，仅具有c，a和b一起的，a和c一起的，b和c一起的系统，和/或a，b和c一起的系统等。在使用类似于“a，b或c”中的至少一个等等的惯例的那些情况下，通常这种结构意图在某种意义上本领域技术人员将理解惯例，例如，“具有a，b或c中的至少一个的系统”将包括但不限于仅具有a，仅具有b，仅具有c，a和b在一起的系统，a和c一起的系统，b和c在一起的系统，和/或a，b和c在一起等。本领域技术人员将进一步理解，实际上无论在实施方式，权利要求或附图中，表示两个或者多个替换条件的任何分离词和/或术语都应被理解成考虑包括这些术语之一的可能性，任何一个术语的可能性或两个术语的可能性。例如，短语“a或b”将被理解为包括“a”或“b”或“a和b”的可能性。
由上可知，可以理解的是，为了说明目的本文已经描述了本申请公开的各种实施方式，并且可以做出各种修改而不脱离本发明申请的范围和精神。因此，本文所公开的各种实施方式并不意味着是限制性的，真正的范围和精神由所附权利要求确定。
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