一种基于dummy电容单边电荷共享的开关时序电路及方法与流程

本发明属于电子电路集成领域，具体涉及一种基于dummy电容单边电荷共享的开关时序电路及方法。

背景技术：

近年来，随着可穿戴设备的推广和精密的生物仪器的发展，导致各种系统对模数转换器(adc)的要求也越来越高。adc的功耗和面积是当今移动便携式电子产品adc设计中的重要考虑因素。由于可穿戴设备等一般都是由电池供电，所以降低电路的功耗显得尤为重要。再者，小面积可以降低电路的版图面积，从而降低电子产品的成本。

逐次逼近寄存器(sar)adc具有结构简单，功耗较低，速度较快，提供高精度，且与现代cmos工艺兼容等优点，而得到广泛的应用。

然而传统saradc的功耗与面积主要由adc的二进制电容阵列决定，电容大小随着位数增加按指数增加，在电容阵列切换的比较过程中，大部分功耗都消耗在高位大电容部分，因此降低这部分电容的大小对减小dac的功耗与面积尤为重要。

技术实现要素：

为了解决现有技术中存在的上述问题，本发明提供了一种基于dummy电容单边电荷共享的开关时序电路及方法。本发明要解决的技术问题通过以下技术方案实现：

一种基于dummy电容单边电荷共享的开关时序电路，包括：第一输入端vip、第二输入端vin、主电容阵列、辅助电容阵列和比较器；其中，所述主电容阵列包括第一电容阵列和第二电容阵列，所述辅助电容阵列包括第三电容阵列和第四电容阵列；

所述第一输入端vip通过第一开关sp1连接所述比较器的同相输入端，所述第二输入端vin通过第二开关sn1连接所述比较器的反相输入端；

所述第一电容阵列的上极板连接所述比较器的同相输入端，所述第二电容阵列的上极板连接所述比较器的反相输入端；

所述第三电容阵列的上极板通过第三开关sp2接地；

在本发明的一个实施例中，所述第一电容阵列包括依次并行连接的电容cp1、电容cp2、……电容cp7，其中，所述电容cp7的容值为1c，所述电容cpi的容值为2^6-ic，1≤i≤6。

在本发明的一个实施例中，所述第二电容阵列包括依次并行连接的电容cn1、电容cn2、……电容cn7，其中，所述电容cn7容值为1c，所述电容cnj的容值为2^6-jc，1≤j≤6。

在本发明的一个实施例中，所述第三电容阵列包括依次并行连接的电容cpp1、电容cpp2、……电容cpp6以及补充电容ce，其中，所述电容cppk的容值均为1c，1≤k≤6；所述补充电容ce的容值为26c。

在本发明的一个实施例中，所述第四电容阵列包括电容cnn1和电容cnn2，所述电容cnn1和所述电容cnn2的上极板均接地；其中，所述电容cnn1和所述电容cnn2的容值均为1c。

在本发明的一个实施例中，所述电容cpp6的下极板连接所述电容cnn1的下极板或所述电容cnn2的下极板。

本发明还提供了一种基于dummy电容单边电荷共享开关的时序方法，包括以下步骤：

根据输入信号得到第一位数字码；

根据所述第一位数字码得到第二位数字码；

根据所述第一位数字码和所述第二位数字码得到第三位数字码；

根据所述第一位数字码和所述第三位数字码得到第四位数字码；

根据所述第四位数字码得到第五位数字码；

根据所述第五位数字码得到第六位数字码；

根据所述第六位数字码得到第七位数字码；

根据所述第七位数字码得到第八位数字码；

根据所述第七位数字码和所述第八位数字码得到第九位数字码；

根据所述第七位数字码、所述第八位数字码和所述第九位数字码得到第十位数字码。

本发明的有益效果：

本发明提供的基于dummy电容单边电荷共享的开关时序避免了传统时序操作中高位大电容对adc性能的限制，在很大程度上降低了adc的功耗并减小了adc电容阵列的版图面积。相较于传统电容开关时序，本发明的电容开关时序的平均开关功耗减小了99.23％，面积节省了84％。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的基于dummy电容单边电荷共享的开关时序电路的结构示意图；

图2是本发明实施例提供的基于dummy电容单边电荷共享的开关时序电路实例图；

图3是本发明实施例提供的基于dummy电容单边电荷共享的开关时序应用于10-bitsaradc结构示意图；

图4a～4d是本发明实施例提供的量化结果为111110010x时的示意图；

图5是本发明实施例提供的10-bitsaradcvcm-based开关时序的电容下极板电压变化量示意图；

图6是本发明实施例提供的基于dummy电容单边电荷共享的开关时序的电容下极板电压变化量示意图；

图7是本发明实施例提供的主阵列dummy电容电荷共享的路径示意图；

图8是本发明实施例提供的基于dummy电容单边电荷共享的开关时序的平均开关功耗仿真结果图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1，图1是本发明实施例提供的基于dummy电容(虚拟电容)单边电荷共享的开关时序电路的结构示意图。

本发明提供的一种基于dummy电容单边电荷共享的开关时序电路，包括：第一输入端vip、第二输入端vin、主电容阵列1、辅助电容阵列2和比较器3；其中，所述主电容阵列1包括第一电容阵列11和第二电容阵列12，所述辅助电容阵列2包括第三电容阵列21和第四电容阵列22；

所述第一输入端vip通过第一开关sp1连接所述比较器3的同相输入端，所述第二输入端vin通过第二开关sn1连接所述比较器3的反相输入端；

所述第一电容阵列11的上极板连接所述比较器3的同相输入端，所述第二电容阵列12的上极板连接所述比较器3的反相输入端；

所述第三电容阵列21的上极板通过第三开关sp2接地；

请参见图2，图2是本发明实施例提供的基于dummy电容单边电荷共享的开关时序电路实例图。

在本实施例中，所述第一电容阵列为p端电容阵列，包括依次并行连接的电容cp1、电容cp2、……电容cp7，其中，所述电容cp7的容值为1c，所述电容cpi的容值为2^6-ic，1≤i≤6。

p端电容阵列的上极板连接比较器的同相输入端，下极板连接参考电压端。

在本实施例中，所述第二电容阵列为n端电容阵列，包括依次并行连接的电容cn1、电容cn2、……电容cn7，其中，所述电容cn7容值为1c，所述电容cnj的容值为2^6-jc，1≤j≤6。

n端电容阵列的上极板连接比较器的反相输入端，下极板连接参考电压端。

在本实施例中，所述第三电容阵列包括依次并行连接的电容cpp1、电容cpp2、……电容cpp6以及补充电容ce，其中，所述电容cppk的容值均为1c，1≤k≤6；所述补充电容ce的容值为26c。

第三电容阵列的上极板通过第三开关sp2接地，下极板连接参考电压端。

在本实施例中，所述第四电容阵列22包括电容cnn1和电容cnn2，所述电容cnn1和所述电容cnn2的上极板均接地；其中，所述电容cnn1和所述电容cnn2的容值均为1c。

在本实施例中，所述电容cpp6的下极板连接所述电容cnn1的下极板或所述电容cnn2的下极板。

本发明提供的时序电路是基于dummy电容单边电荷共享的技术来实现的。在本实施例中，主要是将主电容阵列的最大电容浮空后，用p端电容阵列的dummy电容与辅助电容阵列的电容进行电荷共享，产生二进制的电压变化，改变比较器的输入来进行多次比较得到多位数字码的。

在本发明的方案中，电荷共享的前提条件有以下四个：

条件一：参与电荷共享的两个电容阵列总电容数目相等；

条件二：两个电容阵列中参与电荷分享的电容的容值相等；

条件三：电荷共享的两个电容阵列上极板需要浮空；

条件四：电荷共享过程中，除参与电荷共享的电容外，其他电容的下极板电压保持不变。

本发明提供的基于dummy电容单边电荷共享的开关时序电路可以应用于逐次逼近型模数转换器(saradc)。

实施例二

下面以改进型10-bit逐次逼近型模数转换器的电容阵列为例，对本发明进行具体介绍。

请参见图3，图3是本发明实施例提供的基于dummy电容单边电荷共享的开关时序应用于10-bitsaradc结构示意图。

在本实施例中，主电容阵列用来比较得到前七位数字码，主电容阵列中p端的dummy电容(dump)和辅助电容阵列用来比较得到低三位数字码。辅助电容阵列中，电容cpp1和cpp2与dump进行电荷共享用于获得第八位数字码，电容cpp3～cpp5与dump进行电荷共享用于获得第九位数字码，电容cpp6、cnn1和cnn2与dump进行电荷共享用于获得第十位数字码。

在本实施例中，msb(mostsignificantbit)表示最高位码，即第一位数字码，msb-1～msb-6分别表示第二次比较到第七次比较，即第二位到第七位数字码，lsb(leastsignificantbit)表示第八位数字码，lsb-1～lsb-2分别表示第九位和第十位数字码。

在本发明中，实现电荷共享的前提条件一是进行电荷共享的两个电容阵列总电容数目相等，而由图3可知，用来比较lsb、lsb-1和lsb-2的电容总数为6c，小于主阵列p端的电容总数32c(由于本时序采用单边dummy电容进行电荷共享，为了产生所需要的电平，这里浮空了主阵列p端的最高位电容32c，因此这里称主阵列p端的电容总数为32c，为了满足参与电荷共享的两个电容阵列总电容数目相等这一电荷共享的条件，设置补充电容ce，其值为：

ce＝主阵列p端电容总数(浮空最高位电容后)-(lsb+lsb-1+lsb-2)的电容总数＝26c。

本发明的量化方案分为两个阶段。其中第一阶段，主电容阵列中，用本发明的新型开关时序比较前七位。第二阶段，将主电容阵列的最大电容浮空后，用p端的dummy电容与辅助阵列的电容进行电荷共享，产生二进制的电压变化，比较出低三位(lsb、lsb-1和lsb-2)结果。

在本实施例中，第一阶段主要包括以下步骤：

根据输入信号得到第一位数字码；

初始时，所有主阵列中电容的下极板都接vcm。

采样时钟到来后，vip，vin通过自举开关被采样到比较器的输入端上。开关关断后，逻辑电路会给比较器一个工作信号，比较器比较出第一位1bit的结果，得到第一位数字码msb。

根据所述第一位数字码得到第二位数字码；

逻辑电路根据第一位比较的结果控制开关对p端和n端的电容阵列进行相应的置位。若msb比较结果为1，则p端电容阵列的下极板全部从vcm转换为gnd；若msb比较结果为0，n端电容阵列的下极板全部从vcm转换为gnd。然后进行比较得到第二位数字码msb-1。

根据所述第一位数字码和所述第二位数字码得到第三位数字码；

根据第一位数字码msb和第二位数字码msb-1对主电容阵列中电容的下极板进行电平转换。若msb和msb-1均为1，则将电容cp4、cp5、cp6及cp7的下极板从gnd转换为vcm，将电容cn1和cn3的下极板从vcm转换为vref；若msb为1，msb-1为0，则将电容cp1、cp4、cp5、cp6及cp7的下极板从gnd转换为vcm，将电容cn3的下极板从vcm转换为vref；若msb为0，msb-1为1，则将电容cp3的下极板从vcm转换为vref，将电容cn1、cn4、cn5、cn6和cn7的下极板从gnd转换为vcm；若msb和msb-1均为0，则将所述电容cp1和cp3的下极板从vcm转换为vref，将所述电容cn4、cn5、cn6和cn7的下极板从gnd转换为vcm；进行比较得到第三位数字码msb-2；

根据所述第一位数字码和所述第三位数字码得到第四位数字码；

根据第一位数字码msb和第三位数字码msb-2对主电容阵列的电容的下极板进行电平转换。若msb和msb-2均为1，则将电容cn2的下极板从vcm转换为vref；若msb为1，msb-2为0，则将电容cp3的下极板从gnd转换为vcm，将电容cn3的下极板从vref转换为vcm；若msb为0，msb-2为1，则将p端电容阵列中cp3的下极板从vref转换为vcm，将n端电容阵列中cn3的下极板从gnd转换为vcm；若msb和msb-2均为0，则将电容cp2的下极板从vcm转换为vref；进行比较得到第四位数字码msb-3；

在第四次比较的基础上，按照vcm-based开关方法依次对cp4、cp5、cp6、cn4、cn5及cn6的电容状态进行切换，即若前一次比较结果为1，则将p端电容阵列中相应电容(cp4、cp5或cp6)的下极板依次从vcm转换为gnd，若前一次比较结果为0，将n端电容阵列中相应电容(cn4、cn5或cn6)的下极板依次从vcm转换为vref；每完成一次切换进行一次比较，依次类推，直到cp6电容下极板的状态切换完成，得到第五位到第七位数字码msb-4～msb-6。

在本实施例中，第二阶段主要包括以下步骤：

初始时，辅助阵列中电容cpp1和cpp2的下极板依次接vref和gnd，用于比较得到第八位数字码lsb；将电容cpp3～cpp5的下极板依次接vcm、vref和gnd，用于比较得到第九位数字码lsb-1；将电容cpp6的下极板接vcm，电容cnn1和cnn2的下极板依次接vref和gnd，用于比较得到第十位数字码lsb-2；补充电容ce的下极板接gnd。

准备阶段，将最高位电容cpp1浮空，同时闭合开关sp2，对上边电容阵列进行复位操作。

根据所述第七位数字码得到第八位数字码；

断开开关sp2，根据第七位数字码msb-6进行电荷共享分配；若msb-6为1，则电容dump与电容cpp2进行电荷共享，电容dump的电位变为1/4；若msb-6为0，则电容dump与电容cpp1进行电荷共享，此时，dump的电位变为3/4；进行比较得到第八位数字码lsb。

根据所述第七位数字码和所述第八位数字码得到第九位数字码；

根据第七位数字码msb-6和第八位数字码lsb进行电荷共享分配；若msb-6和lsb均为1，则电容dump与电容cpp5进行电荷共享，电容dump的电位变为1/8；若msb-6为1，lsb为0，则电容dump与电容cpp3进行电荷共享，电容dump的电位变为3/8；若msb-6为0，lsb为1，则电容dump与电容cpp3进行电荷共享，电容dump的电位变为5/8；若msb-6和lsb均为0，则电容dump与电容cpp4进行电荷共享，电容dump的电位变为7/8；进行比较得到第九位数字码lsb-1，并将电容cpp1和cpp2的电位状态复位。

闭合所述开关sp2，浮空电容dump，并将电容cpp3～cpp5进行复位。根据电容dump需要的共享电位选择相应的电容产生相应的共享电位；若电容dump需要与3/4电位共享，则连接电容cpp6与电容cnn1以产生3/4电位；若电容dump需要与1/4电位共享，则连接电容cpp6与电容cnn2以产生1/4电位；其余情况，电容dump则与电容cpp3～cpp5进行电荷共享。

根据所述第七位数字码、所述第八位数字码和所述第九位数字码得到第十位数字码。

断开所述第三开关sp2，根据所述第七位数字码msb-6、第八位数字码lsb和第九位数字码lsb-1进行电荷共享分配；若msb-6、lsb和lsb-1均为1，则电容dump与电容cpp5进行电荷共享，电容dump的电位变为1/16；若msb-6和lsb为1，lsb-1为0，则电容dump与电容cpp6进行电荷共享，电容dump的电位变为3/16；若msb-6为1，lsb为0，lsb-1为1，则电容dump与电容cpp6进行电荷共享，电容dump的电位变为5/16；若msb-6为1，lsb和lsb-1为0，则电容dump与电容cpp3进行电荷共享，电容dump的电位变为7/16；若msb-6为0，lsb为1，lsb-1为1，则电容dump与电容cpp3进行电荷共享，电容dump的电位变为9/16；若msb-6为0，lsb为1，lsb-1为0，则电容dump与电容cpp6进行电荷共享，电容dump的电位变为11/16；若msb-6和lsb为0，lsb-1为1，则电容dump与电容cpp6进行电荷共享电容dump的电位变为13/16；若msb-6、lsb和lsb-1均为0，则电容dump与电容cpp4进行电荷共享，电容dump的电位变为15/16；比较获得第十位数字码lsb-2。

下面以10-bit的量化结果为111110010x对本发明进行量化方案详细说明。

请参见图4a～4d，图4a～4d是本发明实施例提供的量化结果为111110010x时的示意图，图中电平1表示vref，电平1/2表示vcm，电平0表示gnd。

首先进行第一阶段高七位的比较。

初始时，所有主阵列中电容的下极板都接vcm。采样时钟到来后，vip，vin通过自举开关sp1和sn1被采样到比较器的输入端上。开关关断后，逻辑电路会给比较器一个工作信号，比较器比较出第一位1bit的结果，得到第一位数字码msb。

在本实施例中，msb的结果为1，将p端电容阵列的下极板全部从vcm转换为gnd；然后进行第二次比较得到第二位数字码msb-1为1。

在第一次和第二次比较的基础上，即msb和msb-1均为1，将p端电容阵列中cp4、cp5、cp6及cp7的下极板从gnd转换为vcm，同时将n端电容阵列中cn1和cn3的下极板从vcm转换为vref；然后进行第三次比较得到第三位数字码msb-2为1。

在第一次和第三次比较的基础上，即msb和msb-2均为1，将n端电容阵列中cn2的下极板从vcm转换为vref；然后再进行比较得到第四位数字码msb-3为1。

在第四次比较的基础上，按照vcm-based开关方法依次对cp4、cp5、cp6、cn4、cn5及cn6的电容状态进行切换，得到第五位到第七位数字码msb-4～msb-6，其中，msb-4为1，msb-5和msb-6均为0。

然后进行第二阶段低三位的比较。

初始时，辅助阵列中电容cpp1和cpp2的下极板依次接vref和gnd，用于比较得到第八位数字码lsb；将电容cpp3～cpp5的下极板依次接vcm、vref和gnd，用于比较得到第九位数字码lsb-1；将电容cpp6的下极板接vcm，电容cnn1和cnn2的下极板依次接vref和gnd，用于比较得到第十位数字码lsb-2；补充电容ce的下极板接gnd。准备阶段，将最高位电容cpp1浮空，同时闭合开关sp2，对上边电容阵列进行复位操作。

断开开关sp2。根据第七次比较，msb-6为0，将dump与cpp1进行电荷共享，此时，dump的电位变为3/4；然后进行比较得到第八位数字码lsb为1。

在第七次的第八次比较的基础上，msb-6为0，lsb为1，将dump与cpp3进行电荷共享，此时，dump的电位变为5/8，然后进行比较得到第九位数字码lsb-1为0，在比较得到lsb-1的过程中，同时对比较得到第八位数字码lsb过程中使用的cpp1的电位状态进行复位。

准备进行第十次比较，闭合开关sp2，此时dump浮空，对用于比较lsb-1的电容状态(cpp3)进行复位。同时，比较lsb-2时，根据msb-6、lsb及lsb-1的比较结果(010)，可知dump需要与3/4电位共享，则连接cpp6与cnn1以产生3/4电位。

断开开关sp2。在第七次，第八次和第九次比较的基础上，msb-6为0，lsb为1，lsb-1为0，将dump与cpp6进行电荷共享(在第十次比较准备阶段已将cpp6与cnn1连接产生3/4电位)，此时，dump的电位变为11/16。然后进行比较得到第十位数字码lsb-2。

至此，我们得到本发明所假设的10-bit量化结果111110010x。

请参见图5，图5是本发明实施例提供的10-bitsaradcvcm-based开关时序的电容下极板电压变化量示意图，主电容阵列的最大电容为256c；请参见图6，图6是本发明实施例提供的基于dummy电容单边电荷共享的开关时序的电容下极板电压变化量示意图，本时序用dummy电容比较低三位，前面的电容比较高七位，主电容阵列的最大电容为32c，图5与图6对比可知，本发明的最大电容明显减小，能耗也随之减小。

请参见图7，图7是本发明实施例提供的主阵列dummy电容电荷共享的路径示意图。“1/2”是dummy电容的下极板电压，依据图中的路径依次进行电荷分享，能依次产生△1/4、△1/8、△1/16的电压变化量。例如，dummy电容初始电压为1/2vref，与下极板电压为vref的电容进行电荷分享后，两个电容的下极板电压变为(1/2+1)/2＝3/4vref，在dummy电容上产生电压变化量△v＝+1/4vref。按照这种方式，可以在dummy电容下极板产生二进制的电压变化量。

本发明提供基于dummy电容单边电荷共享的开关时序比较高位时，在保证dummy电容的电位保持在vcm的同时最大限度的降低了比较高位时的功耗。由于利用dummy电容比较多个位时需要浮空最高位电容，因此减少了除dummy电容之外的电容需要比较的位数，即减小了高位电容的容值，从而使高位的开关功耗减小。用dummy电容比较低位时，采用电荷分享的方法，dummy电容在开关过程中能耗为0，使比较后几位时的能耗也降到最低。因此本发明避免了传统时序操作中高位大电容对dac性能的限制，在很大程度上降低了dac的功耗并减小了dac电容阵列的版图面积。请参见图8，图8是本发明实施例提供的基于dummy电容单边电荷共享的开关时序的平均开关功耗仿真结果图。本发明提供的开关时序平均开关功耗为单位电容总数为162c，而传统的开关时序平均开关功耗为相较于传统电容开关时序，本发明的电容开关时序的平均开关功耗减小了99.23％，面积节省了84％。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。