用于产生适用于毫米波安检的信号源的方法与流程

本发明涉及一种用于产生适用于毫米波安检的信号源的方法。
背景技术：
：毫米波全电子成像的质量和速度很大程度上取决于频率合成器的性能。例如，频率源的工作频率决定了毫米波成像方位向分辨率、工作带宽决定了距离向分辨率、跳频速度影响了最终成像系统的成像时间，同时源的发射功率一定程度上决定成像的距离。现有的信号源难以实现远距离实时高分辨率的系统指标，无法较快进行频率切变。技术实现要素：一种用于产生适用于毫米波安检的信号源的方法，信号源包括：一个晶体振荡器，用于产生振荡频率；若干本振信号源电路，能产生用于混频的本振信号；一个中频信号源电路，能产生用于混频的中频信号；若干混频器，用于实现本振信号和中频信号的混频；若干输出分支电路，用于接收混频器所混合的信号并将其输出；功率放大器，用于放大输出分支电路所输出的信号；本振选择开关，用于分时地将本振信号源电路中的一个锁相环连接至一个混频器；中频选择开关，用于分时地将混频器中的一个连接至中频信号源电路；混频选择开关，用于分时地将输出分支电路中的一个连接至混频器；其中，本振信号源电路包括：两个及以上的锁相环；中频信号源电路包括一个直接数字式频率合成器；混频选择开关，用于分时地将输出分支电路中的一个连接至混频器；晶体振荡器分别与本振信号源电路和中频信号源电路构成电性连接；方法包括：产生振荡频率；由振荡频率产生若干本振信号和一个中频信号；分时地将本振信号中的一个与中频信号混合形成混频信号；将混频信号输出至一个功率放大器。进一步地，锁相环包括：鉴相器、环路滤波器和压控振荡器，当本振选择开关断开锁相环与混频器的连接时，压控振荡器处于锁频状态。进一步地，锁相环包括：鉴相器、环路滤波器和压控振荡器，当本振选择开关连接锁相环与混频器的连接时，压控振荡器处于输出状态。进一步地，在将一个本振信号与中频信号混合时，其他锁相环仍处于锁定状态。进一步地，在将一个本振信号与中频信号混合时，其他锁相环断开与混频器的连接。进一步地，中频选择开关仅选择一个混频器连接至中频信号源电路。进一步地，混频选择开关仅选择一个输出分支电路中连接至混频器。进一步地，本振选择开关和中频选择开关的切换是同时的。进一步地，一个本振选择开关对应偶数个锁相环。进一步地，一个混频选择开关对应偶数个输出分支电路。本发明的有益之处在于：提供了一种能够捷变而又可靠的用于产生适用于毫米波安检的信号源的方法。附图说明图1是本发明的适用于毫米波安检的信号源电路一个优选实施例的示意图图2是由图1的信号源电路构成的信号源系统示意框图；图3是本振信号输出为3604.5mhz时相位噪声仿真结果。具体实施方式如图1所示，一种用于产生适用于毫米波安检的信号源的方法，信号源包括：一个晶体振荡器，用于产生振荡频率；若干本振信号源电路，能产生用于混频的本振信号；一个中频信号源电路，能产生用于混频的中频信号；若干混频器，用于实现本振信号和中频信号的混频；若干输出分支电路，用于接收混频器所混合的信号并将其输出；功率放大器，用于放大输出分支电路所输出的信号；本振选择开关，用于分时地将本振信号源电路中的一个锁相环连接至一个混频器；中频选择开关，用于分时地将混频器中的一个连接至中频信号源电路；混频选择开关，用于分时地将输出分支电路中的一个连接至混频器；其中，本振信号源电路包括：两个及以上的锁相环；中频信号源电路包括一个直接数字式频率合成器；混频选择开关，用于分时地将输出分支电路中的一个连接至混频器；晶体振荡器分别与本振信号源电路和中频信号源电路构成电性连接；方法包括：产生振荡频率；由振荡频率产生若干本振信号和一个中频信号；分时地将本振信号中的一个与中频信号混合形成混频信号；将混频信号输出至一个功率放大器。具体而言，锁相环包括：鉴相器、环路滤波器和压控振荡器，当本振选择开关断开锁相环与混频器的连接时，压控振荡器处于锁频状态。具体而言，锁相环包括：鉴相器、环路滤波器和压控振荡器，当本振选择开关连接锁相环与混频器的连接时，压控振荡器处于输出状态。具体而言，在将一个本振信号与中频信号混合时，其他锁相环仍处于锁定状态。具体而言，在将一个本振信号与中频信号混合时，其他锁相环断开与混频器的连接。具体而言，中频选择开关仅选择一个混频器连接至中频信号源电路。具体而言，混频选择开关仅选择一个输出分支电路中连接至混频器。具体而言，本振选择开关和中频选择开关的切换是同时的。具体而言，一个本振选择开关对应偶数个锁相环。具体而言，一个混频选择开关对应偶数个输出分支电路。作为具体的方案，如图1至图3所示，如图2是所示，其中包括20个发射通道以及20个接收通道。发射和接收分别共用一个频率源。每一个s波段的频率源都被功分成20路，每一路再进行8倍频得到ka波段频率源。由于用于发射和接收的每一个通道频率源的实现方式一致。如图1所示，由4路pll产生固定的4个本振信号(lo)分别与dds产生的中频信号(if)进行混频并将射频信号(rf)进行滤波放大得到s波段捷变频率源，然后经过8倍频得到ka波段宽带捷变频率源。最终输出的频率可以表示为：fo＝m2×(fn+m1×fdds)(1)其中，m1是中频dds的倍频次数，m2是s波段频率源输出的倍频次数，fn分别是f1,f2,f3或者f4。同样的其分辨率是其中fddsres是dds的分辨率。在该设计中m1是2，m2是8，同时本振信号，中频信号以及射频信号频率的具体数值如表1所示。表1本振信号，中频信号，射频信号以及最终输出频率的具体数值lo(mhz)if(mhz)rf(mhz)fo(mhz)f1＝3135240-396.375f1(3375-3531.375)27-28.251f3＝3291.5240-396.375f3(3531.5-3687.875)28.252-29.503f2＝3448240-396.375f2(3688-3844.375)29.504-30.755f4＝3604.5240-396.375f4(3844.5-4000.875)30.756-32.007该方案通过多个pll切换与dds进行混频的方式，避免了在本振切换的过程中因锁相环锁定而等待的时间，实现在不同频段之间的快速跳频。在同一频段内，频点的切换时间仅取决于dds的频点切换时间、开关切换时间以及滤波器的响应时间，所以可以做到捷变频。而多个本振分别与dds产生的中频信号进行混频可以扩展频带。在传统的混合频率合成器中，因锁相环的锁定时间较长，限制了频点的跳变时间。而在图2所示的在这个架构中，当电路初始化时(state0)，所有锁相环(pll0到pll4)都会被锁定。扫频模式下，一旦pll1与来自dds的信号混合，pll2和pll4的输出就会被禁用，但是它们仍处于锁定状态只是关掉vco的输出，而pll3的输出会被使能，准备与来自dds的信号进行混频(state1)。pll1和dds信号混频完成后，spdt3(单刀双掷开关)切换到mixer2,spdt2切换到pll3，保证了pll3和dds信号进行混频。同时，禁用pll1和pll4的输出，启用pll2并准备与dds输出的中频信号进行混频(state2)。pll2和pll4的工作原理如表2中的state3和state4所示，表2给出了多个锁相环在一个周期内的详细工作状态。该频率合成器扫频模式下的工作状态是在五种状态之间依次切换。该方法不仅可以避免锁相环的锁定时间过长，而且与同时启用4个本振信号相比，减少了不同本振信号之间的干扰和功耗。在这种情况下，跳频时间完全由dds和开关的切换时间以及滤波器的响应时间决定，其总和近似达到纳秒级。因此，该方法可以实现捷变频。表2在不同的频率范围所对应的4个锁相环(pll1-pll4)的详细工作状态statesfrequencyrange(mhz)pll1pll2pll3pll4state0initializationlockedlockedlockedlockedstate1f1enableddisabledenableddisabledstate2f3disabledenabledenableddisabledstate3f2disabledenableddisabledenabledstate4f4enableddisableddisabledenabled混频部分的电路是由产生4路本振信号的四个锁相环、一个产生中频信号的dds、三个spdt开关和两个混频器组成的。考虑到dds输出频率低的限制，该合成器采用四路本振信号来扩展频宽。为了消除在不同频率范围切换时等待锁相环锁定的时间，同时避免不同本振信号之间的干扰，该方法使用4个锁相环而不是用2个锁相环来生成4路本振信号。另外，4个锁相环被分成两组，在保证本振泄漏与输出有用信号不交叠的前提下，减小了dds输出频率的最小值，降低了对dds器件的性能要求。每一个本振信号都是由集成压控振荡器(vco)的低相噪小数分频锁相环产生的。中频信号是由dds的输出信号2倍频产生的。因为在本架构中，dds输出的中频信号相噪远低于pll输出的本振信号相噪，所以混频输出的信号的相噪主要由锁相环来决定。锁相环产生的本振信号的带内相位噪声可以由下式进行估计：pn(f)＝pn1hz+10logfpfd+20logn其中，pn1hz是鉴相器的1hz归一化相位噪声，fpfd为鉴相频率，n为分频比。由hmc829的数据手册可知，当输出频率为3605mhz，环路带宽为250khz，鉴相频率为50mhz时，闭环相噪声为-110dbc/hz。在最坏的情况下，当lo信号切换到最高频率为3604.5mhz，环路带宽为200khz，鉴相频率为100mhz时，相位噪声由上面公式估计可得相位噪声仿真结果如图3所示。由图3可知,环路滤波器对参考相位噪声是低通的,而对vco相位噪声高通。因此,为了在参考信号和vco之间的噪声抑制进行权衡,每个锁相环的环路带宽(pll1—pll4)优化到200khz。以上显示和描述了本发明的基本原理、主要特征和优点。本行业的技术人员应该了解，上述实施例不以任何形式限制本发明，凡采用等同替换或等效变换的方式所获得的技术方案，均落在本发明的保护范围内。当前第1页12