一种单粒子三点翻转加固锁存器的制作方法

本发明涉及集成电路中抗辐射加固设计领域中抗三点翻转(triplenodeupsets,tnus)的锁存器，更具体地说是一种单粒子三点翻转加固锁存器。

背景技术：

集成电路是当今电子信息的核心产业，在网络工程、汽车电子、航空航天等领域有着广泛应用。随着半导体工艺的不断进步，晶体管特征尺寸不断缩小，供电电压不断下降，节点电容不断减小，导致电路节点的逻辑状态发生翻转所需要的临界电荷量不断降低。在先进的cmos超大规模集成电路设计中，软错误干扰是关键的设计挑战。在纳米尺度的cmos工艺下，电路更容易受到α粒子、宇宙射线和高能粒子的影响而产生错误，统称为软错误。

单粒子效应(singleeventeffect,see)引起的软错误是航天器失效的重要原因，也是影响集成电路可靠性的重要挑战。软错误抗辐射加固技术是保证航天电子设备高可靠性和长寿命运行的关键技术，是集成电路与航空电子可靠性领域的研究重点和热点。单粒子效应可分为单粒子翻转、单粒子瞬态、单粒子闩锁、单粒子栅穿和单粒子烧毁等。

单粒子翻转(singleeventupset,seu)，是指高能粒子入射存储单元时，导致敏感节点的逻辑状态错误翻转的一种单粒子效应。由seu引起的错误逻辑状态，直到下一个时钟周期，新的逻辑值被写入存储单元，才能刷新到正确的逻辑状态。根据发生翻转的节点数目，可以将单粒子翻转分为单点翻转、双点翻转、三点翻转。单点翻转(singlenodeupset,snu)，是指存储单元受到单个高能粒子轰击时，其中一个内部节点的逻辑值发生跳变的情况；双点翻转(doublenodeupset,dnu)，是指存储单元受到单个高能粒子轰击时，由于电荷共享效应，其中两个内部节点的逻辑值同时发生跳变的情况；三点翻转(triplenodeupset,tnu)，是指存储单元受到单个高能粒子轰击时，由于电荷共享效应，其中三个内部节点的逻辑值同时发生跳变的情况。

由于存储电路在电子系统中所占比重较大，对于软错误非常敏感，而锁存器是其中使用频率很高的逻辑单元，所以锁存器能够正常运行是电路正常工作的基础。随着半导体工艺不断减小，锁存器越来越容易受到单粒子翻转的影响，特别是由于电荷共享引起三点翻转(triplenodeupset,tnu)的影响。当锁存器受到单粒子三点翻转时，若该锁存器不能容忍三点翻转，那么器件的逻辑状态会发生翻转，从而导致系统功能紊乱，严重时会导致灾难性事故。

现有技术中的加固锁存器只能容忍单粒子单点和双点翻转，并不能容忍三点翻转，但是随着半导体工艺的不断进步，晶体管尺寸以及供电电压不断降低，电路的节点电容不断减小，由电荷共享导致的单粒子三点翻转已经成为一个严重的问题。

技术实现要素：

本发明是为避免上述现有技术所存的问题，提供一种单粒子三点翻转加固锁存器，以期能够有效容忍单粒子三点翻转，提升锁存器整体抗软错误的能力。

本发明单粒子三点翻转加固锁存器的特点是包括：12个交叉耦合单元，6个传输门，2个三输入c单元和1个双输入c单元；

所述12个交叉耦合单元一一对应地设置在各相邻两个节点之间；所述交叉耦合单元是由一个pmos管和一个nmos管构成，pmos管源极接电源，nmos管源极接地，pmos管栅极与nmos管漏极相连接形成第一端，pmos管漏极与nmos管栅极相连接形成第二端；各交叉耦合单元m的第一端与相邻的前一交叉耦合单元的第二端相连接形成节点，交叉耦合单元m的第二端与相邻的后一交叉耦合单元的第一端相连接形成节点，由此形成锁存环；12个交叉耦合单元的环形连接共形成12个环内节点，所述12个环内节点的环形顺序为节点n1、节点n2、节点n3、节点n4、节点n5、节点n6、节点n7、节点n8、节点n9、节点n10、节点n11、节点n12和节点n1；

所述6个传输门的输入端共同接输入信号d，输出端一一对应地与节点n2、节点n4、节点n6、节点n8、节点n10和节点n12相连接；

在透明期内，所述6个传输门均打开，输入信号d同时一一对应地传入节点n2、节点n4、节点n6、节点n8、节点n10和节点n12；其中，节点n2、节点n6和节点n10的逻辑值接入第一三输入c单元的输入端，节点n4、节点n8和节点n12的逻辑值接入第二三输入c单元的输入端；所述第一三输入c单元的输出节点q1和第二三输入c单元的输出节点q2接入双输入c单元的输入端，以所述双输入c单元的输出为锁存器输出节点q；在保持期内，所述6个传输门均关断，数据在所述锁存环中锁存。

本发明单粒子三点翻转加固锁存器的特点也在于：所述6个传输门具有相同结构和相同的时钟控制信号，同步通断。

本发明单粒子三点翻转加固锁存器的特点也在于：所述第一三输入c单元和第二三输入c单元为相同结构；包括3个pmos管和3个nmos管；分别为pmos管p11、pmos管p12、pmos管p13、nmos管n11、nmos管n12和nmos管n13，其中：

pmos管p11的源极接电源，nmos管n13的源极接地；

pmos管p11的漏极连接pmos管p12的源极，pmos管p12的漏极连接pmos管p13的源极；nmos管n11的源极连接nmos管n12的漏极，nmos管n12的源极连接nmos管n13的漏极；

pmos管p11的栅极与nmos管n11的栅极连接作为三输入c单元的第一输入d11，pmos管p12的栅极与nmos管n12的栅极连接作为三输入c单元的第二输入d12，pmos管p13的栅极与nmos管n13的栅极连接作为三输入c单元的第一输入d13；

pmos管p13的漏极与nmos管n11的漏极共同连接作为三输入c单元的输出out；

本发明单粒子三点翻转加固锁存器的特点也在于：所述双输入c单元其结构：包括2个pmos管和2个nmos管；分别为pmos管p21、pmos管p22、nmos管n21和nmos管n22，其中：

pmos管p21的源极接电源，nmos管n22的源极接地；

pmos管p21的漏极连接pmos管p22的源极，nmos管n21的源极连接nmos管n22的漏极；

pmos管p21的栅极与nmos管n21的栅极连接作为双输入c单元的第一输入d21，pmos管p22的栅极与nmos管n22的栅极连接作为双输入c单元的第二输入d22；

pmos管p22的漏极与nmos管n21的漏极共同连接作为双输入c单元的信号输出端out。

与已有技术相比，本发明有益效果体现在：

1、本发明具有良好的容错能力，能够完全容忍单粒子单点翻转、双点翻转和三点翻转；

2、本发明使用了较少的晶体管，面积开销小；

3、本发明锁存器利用了两个三输入c单元，一个双输入c单元，其抗干扰能力强，可靠性高。

附图说明

图1为本发明中由12个交叉耦合单元构成的锁存环线路图；

图1a为本发明中2个三输入c单元和1个双输入c单元线路图；

图1b为本发明中6个传输门线路图；

图2为本发明中反相器原理图；

图3为本发明中交叉耦合单元原理图；

图4a为本发明中三输入c单元原理图；

图4b为本发明中双输入c单元原理图；

具体实施方式

本实施例中单粒子三点翻转加固锁存器包括12个交叉耦合单元、6个传输门、2个三输入c单元和1个双输入c单元；

图1所示为12个交叉耦合单元(crossed-coupleelement,cce)，各交叉耦合单元一一对应地设置在各相邻两个节点之间；图3所示为交叉耦合单元，是由一个pmos管和一个nmos管构成，pmos管源极接电源，nmos管源极接地，pmos管栅极与nmos管漏极相连接形成第一端，即图3所示的a端，pmos管漏极与nmos管栅极相连接形成第二端，即图3所示的b端；各交叉耦合单元m的第一端与相邻的前一交叉耦合单元的第二端相连接形成节点，交叉耦合单元m的第二端与相邻的后一交叉耦合单元的第一端相连接形成节点，由此形成锁存环；12个交叉耦合单元的环形连接共形成12个环内节点，图1中所示的12个环内节点的环形顺序为节点n1、节点n2、节点n3、节点n4、节点n5、节点n6、节点n7、节点n8、节点n9、节点n10、节点n11、节点n12和节点n1，从中取出6个环内节点逻辑值分别作为2个三输入c单元的输入。

图1b所示的6个传输门的输入端共同接输入信号d，输出端一一对应地与节点n2、节点n4、节点n6、节点n8、节点n10和节点n12相连接；其中节点n2、节点n4、节点n6、节点n8、节点n10和节点n12为一一间隔的各节点，比如：节点n2和节点n4之间有节点n3相间隔。

在透明期内，6个传输门，即传输门116、传输门117、传输门118、传输门119、传输门120和、传输门121均打开，输入信号d同时一一对应地传入节点n2、节点n4、节点n6、节点n8、节点n10和节点n12。

图1a所示为节点n2、节点n6和节点n10的逻辑值接入第一三输入c单元113的输入端，节点n4、节点n8和节点n12的逻辑值接入第二三输入c单元114的输入端；第一三输入c单元113的输出节点q1和第二三输入c单元114的输出节点q2接入双输入c单元115的输入端，以双输入c单元115的输出为锁存器输出节点q；在保持期内，图1b所示的6个传输门均关断，数据在锁存环中锁存。

具体实施中，相应的措施也包括：

6个传输门具有相同结构和相同的时钟控制信号，同步通断，利用图2所示的反相器201提供时钟信号。

图1a所示的第一三输入c单元113和第二三输入c单元114为相同结构，如图4a所示，其包括3个pmos管和3个nmos管；分别为pmos管p11、pmos管p12、pmos管p13、nmos管n11、nmos管n12和nmos管n13，其中：

pmos管p11的源极接电源，nmos管n13的源极接地；

pmos管p11的漏极连接pmos管p12的源极，pmos管p12的漏极连接pmos管p13的源极；nmos管n11的源极连接nmos管n12的漏极，nmos管n12的源极连接nmos管n13的漏极；

pmos管p11的栅极与nmos管n11的栅极连接作为三输入c单元的第一输入d11，pmos管p12的栅极与nmos管n12的栅极连接作为三输入c单元的第二输入d12，pmos管p13的栅极与nmos管n13的栅极连接作为三输入c单元的第一输入d13；

pmos管p13的漏极与nmos管n11的漏极共同连接作为三输入c单元的输出out；

图1a所示的双输入c单元115的结构形式如图4b所示，包括2个pmos管和2个nmos管；分别为pmos管p21、pmos管p22、nmos管n21和nmos管n22，其中：

pmos管p21的源极接电源，nmos管n22的源极接地；

pmos管p21的漏极连接pmos管p22的源极，nmos管n21的源极连接nmos管n22的漏极；

pmos管p21的栅极与nmos管n21的栅极连接作为双输入c单元的第一输入d21，pmos管p22的栅极与nmos管n22的栅极连接作为双输入c单元的第二输入d22；

pmos管p22的漏极与nmos管n21的漏极共同连接作为双输入c单元的信号输出端out。

图1示出了本实施例中各cce单元在锁存环中的连接方式为：

第一cce单元101的第一端连接节点n1，第二端连接节点n2；

第二cce单元102的第一端连接节点n2，第二端连接节点n3；

第三cce单元103的第一端连接节点n3，第二端连接节点n4；

第四cce单元104的第一端连接节点n4，第二端连接节点n5；

第五cce单元105的第一端连接节点n5，第二端连接节点n6；

第六cce单元106的第一端连接节点n6，第二端连接节点n7；

第七cce单元107的第一端连接节点n7，第二端连接节点n8；

第八cce单元108的第一端连接节点n8，第二端连接节点n9；

第九cce单元109的第一端连接节点n9，第二端连接节点n10；

第十cce单元110的第一端连接节点n10，第二端连接节点n11；

第十一cce单元111的第一端连接节点n11，第二端连接节点n12；

第十二cce单元112的第一端连接节点n12，第二端连接节点n1；

第一三输入c单元113的第一输入端连接节点n2，第二输入端连接节点n6，第三输入端连接节点n10，并有输出节点q1；

第二三输入c单元114的第一输入端连接节点n4，第二输入端连接节点n8，第三输入端连接节点n12，并有输出端节点q2；

双输入c单元115的第一输入端连接节点q1，第二输入端连接节点q2，输出端为锁存器输出节点q。

c单元特性：输入端相同会输出与输入相反的逻辑值，当输入端不全部同时发生变化时，输出会保持上一逻辑值不变；只有输入端全部同时发生变化时，即由0跳变到1或由1跳变到0，c单元的输出才会发生变化。

cce单元工作模式：如图3所示，当cce的a端值为0时，pmos管301导通，此时b端的值为1，使得nmos管302导通，其为cce单元的导通状态；同样，当b端的值为1，也会使得cce单元处于导通状态。而当a端的值为1，同时b端的值为0，此时cce单元中的两个mos管都处于关断状态，其为cce单元的关断状态。

当cce单元处于导通状态时，cce单元的第一端或者第二端受到高能粒子轰击时，节点的逻辑值发生跳变，此时只会关断cce单元其中的一个mos管，不会影响另一端的逻辑值，反而，发生错误的一端会被另一端恢复到正确的状态。所以，处于导通状态的cce单元是可以容忍其一端受到单粒子的影响。当cce单元处于关断状态时，cce单元的第一端或第二端的逻辑值发生跳变时，会导通其中一个mos管，另一端的逻辑值会随之发生跳变，这样会使cce单元的两个mos管都导通，使得cce单元处于导通状态。所以，处于关断状态的cce单元是不能容忍其任何一端受到单粒子的影响。

当时钟信号clk＝1时，6个传输门同时打开，锁存器处于透明期，输入信号d通过6个传输门传入节点n2、n4、n6、n8、n10和n12；当输入端d＝1时，各节点n2、n4、n6、n8、n10和n12的逻辑值均为1，则第一cce单元101、第三cce单元103、第五cce单元105、第七cce单元107、第九cce单元109和第十一cce单元111均导通，使得其它各节点n1、n3、n5、n7、n9和n11的逻辑值均为0，则第二cce单元102、第四cce单元104、第六cce单元106、第八cce单元108、第十cce单元110和第十二cce单元112均关断，两个三输入c单元的输出节点q1和q2的逻辑值为0，锁存器的输出q的逻辑值为1；而当输入信号d＝0时，各节点n2、n4、n6、n8、n10和n12的逻辑值均为0，则第二cce单元102、第四cce单元104、第六cce单元106、第八cce单元108、第十cce单元110和第十二cce单元112均导通，使得其它各节点n1、n3、n5、n7、n9和n11的逻辑值均为1，则第一cce单元101、第三cce单元103、第五cce单元105、第七cce单元107、第九cce单元109和第十一cce单元111均关断，两个三输入c单元的输出节点q1和q2的逻辑值为1，锁存器的输出q的逻辑值为0。

当时钟信号clk＝0时，6个传输门全部关闭，此时锁存器处于保持期，数据在锁存器内锁存。

为了便于分析本发明对单粒子翻转的抵抗能力，将锁存器内部节点分为3类：第一类为主翻转节点，是指受到高能粒子直接轰击并且逻辑值发生翻转的节点；第二类为次翻转节点，是指没有受到高能粒子直接轰击，但是由于主翻转节点的影响，逻辑值间接发生翻转的节点；第三类为状态保持节点，是指在锁存器受到高能粒子轰击后，逻辑值没有发生翻转的节点。

本发明对于单粒子翻转的容错原理：当时钟信号clk＝0时，6个传输门均关断，锁存器处于保持期。在时钟信号clk由1跳变为0之前，假设输入信号d＝1，此时节点n2、n4、n6、n8、n10和n12的逻辑值均为1，其它各节点n1、n3、n5、n7、n9和n11的逻辑值均为0，节点q1和q2逻辑值为0，输出节点q的逻辑值为1；当时钟信号clk＝0后，锁存器处于保持期，这时锁存器内部节点的逻辑值没有变化。按照前文分析的工作原理可知，如图1所示，锁存器中第一cce单元101、第三cce单元103、第五cce单元105、第七cce单元107、第九cce单元109和第十一cce单元111均导通；第二cce单元102、第四cce单元104、第六cce单元106、第八cce单元108、第十cce单元110和第十二cce单元112均关断。

本发明结构容忍单点翻转：当锁存器受到高能粒子轰击时，锁存器只有一个节点的逻辑值发生翻转，即仅有一个主翻转节点。情形一：主翻转节点在锁存环内，即为ni节点，i＝1,2,3,……,12。假设翻转节点为节点n1，即节点n1的逻辑值从0跳变到1，节点n1位于第一cce单元101的第一端以及第十二cce单元112的第二端，由于第十二cce单元112处于关断状态，位于第十二cce单元112的第一端的节点n12的逻辑值会由1跳变为0，这样第十二cce单元112从关断状态变为导通状态；但因第十一cce单元111和第一cce单元101都是处于导通状态，所以第十一cce单元111的第一端节点n11和第一cce单元101的第二端节点n2的逻辑值不会发生跳变，并且导通的这两个cce单元会将翻转的节点n12和n1恢复正常状态，因此仅有一个次翻转节点n12；其它节点发生翻转与n1节点翻转分析方法相同。结论：发生在锁存环中的单个翻转节点能够实现自恢复的功能，不会影响输出节点q的变化。情形二：主翻转节点发生在三输入c单元的输出节点q1或q2。假设主翻转节点为q1，逻辑值由0跳变为1，q2没有发生变化，则输出q不会受到影响，并且由于第一三输入c单元113的三个输入没有发生变化，则节点q1会实现自恢复；节点q2的分析方法与q1相同。情形三：主翻转节点发生在输出节点q，逻辑值由1跳变为0，此时双输入c单元115的两个输入端没有发生变化，则输出节点q会实现自恢复。综上所述，本发明结构能够实现容忍单粒子单点翻转的功能。

本发明结构容忍双点翻转：锁存器共有15个节点，若主翻转节点是其中的2个，那么总共有种情况。情形一：两个主翻转节点发生在锁存环内部12个节点中的两个，这种情形总共有种情况。假设一：主翻转节点相邻且发生在处于导通状态cce单元的两端，如节点n1和n2，由前文分析知节点n12和n3为次翻转节点，不会导致节点n11和n4发生翻转，这种情况最多只会导致相邻的四个节点翻转，只能使两个三输入c单元的各一个输入端发生翻转，这不会导致其输出节点q1和q2发生变化，也就不会导致输出节点q发生变化。假设二：主翻转节点相邻且发生在处于关断状态cce单元的两端，如节点n2和n3，由前文分析，节点n1会恢复节点n2，节点n4会恢复节点n3，这种情况下翻转的节点会实现自恢复，不会导致输出节点q发生变化。假设三：两个主翻转节点发生在不相邻的两个节点，由前文分析，一个主翻转节点只会导致一个次翻转节点，因此两个主翻转节点最多只会导致两个次翻转节点，这样总共只会有四个相邻的翻转节点，如次翻转节点发生在导通cce单元的两端，主翻转节点为节点n12和n3，会导致节点n1和n2为次翻转节点，这不会影响三输入c单元输出节点q1和q2的变化，也就不会导致输出节点q的变化。除了这种情况，其余主翻转节点发生在不相邻的节点的情况下，都可以恢复到正常的工作状态，不会影响输出节点q的变化。情形二：有一个主翻转节点在锁存环内，另一个主翻转节点是节点q1、q2和q中的一个，这种情形一共有种情况。由单点翻转中的情形一可知，单个主翻转节点发生在锁存环中时，是可以实现自恢复的功能，另外一个主翻转节点是q1或q2时，由于三输入c单元113和三输入c单元114的输入端逻辑值没有发生变化，则q1或q2也是可以自行恢复到正确的逻辑状态，不会影响输出节点q的变化；当另外一个主翻转节点是输出节点q时，由于双输入c单元115的输入端q1、q2没有发生变化，所以输出节点q可以自行恢复到正确的逻辑状态。情形三：两个主翻转节点是q1、q2和q中的其中两个，这种情形一共有种情况。假设一：主翻转节点为q1和q2，由于三输入c单元113和三输入c单元114的输入端逻辑值没有发生变化，则q1和q2也是可以自行恢复到正确的逻辑状态，输出节点q可以自行恢复到正确的逻辑状态；假设二：主翻转节点为q1和q，由于三输入c单元113的输入端逻辑值没有发生变化，q1会自行恢复到正确的逻辑值，q2的逻辑值没有变化，则输出节点q会自行恢复到正确的逻辑状态，主翻转节点为q2和q时，与其分析相同。综上所述，三种情形累计66+36+3＝105种，已经覆盖双点翻转的所有情形。即为：本发明结构能够完全容忍单粒子双点翻转。

本发明结构容忍三点翻转：锁存器共有15个节点，若主翻转节点是其中的3个，那么总共有种情况。情形一：三个主翻转节点发生在锁存环内部，这种情形总共有种情况。由前文本发明结构容忍单点翻转和双点翻转的情况分析得知，当锁存环中有三个主翻转节点的情况下，最多会产生三个次翻转节点，即会有6个相邻的翻转节点不能够自恢复到正常的逻辑值，这种情况只会影响到一个三输入c单元的两个输入端和另一个三输入c单元的一个输入端，并不会影响三输入c单元的输出端q1和q2的逻辑值，也就不会影响输出节点q的逻辑值。如果主翻转节点没有产生相邻的翻转节点，便不会产生6个翻转的节点，翻转节点会小于6，这便和双点翻转中的情形一的情况相同，也是不会影响输出节点q的逻辑值。情形二：三个主翻转节点中的两个在锁存环内部，一个主翻转节点为其余三个节点中的一个，这种情形总共有种情况。由前文双点翻转中的情形一分析可知，两个主翻转节点发生在锁存环中时，最多只会产生四个不会自行恢复的翻转节点，只能使两个三输入c单元的各一个输入端发生翻转，那么三输入c单元输出端会保持原来的逻辑值。若另外一个主翻转节点为节点q1，那么q1节点会发生翻转不会自行恢复，但是节点q2的逻辑值没有跳变，所以双输入c单元115的输入端只有一端发生了改变，由c单元的特性可知，输出节点q没有发生跳变；另外一个主翻转节点为q2的情况分析与主翻转节点为q1的情况分析相同；若另外一个主翻转节点为为输出节点q，由于双输入c单元115的两个输入都没有发生跳变，所以输出节点q会自行恢复到正确的逻辑值。情形三：三个主翻转节点中的一个在锁存环内部，一个主翻转节点为其余三个节点中的两个，这种情形总共有种。由前文单点翻转中的情形一分析可知，一个主翻转节点发生在锁存环中时，锁存环中的翻转节点能够自行恢复到正确的逻辑值，所以两个三输入c单元的输入端不会发生跳变。当另外两个主翻转节点为q1和q2时，输出节点q会发生跳变，但是由于三输入c单元的输入端都是正确的逻辑值，q1和q2作为双输入c单元115的输入端也会恢复到正确的逻辑值，输出节点q继而恢复到正确的逻辑值；当另外两个主翻转节点为q1和q时，由于三输入c单元的输入端没有变化，所以节点q1可以恢复到正确的逻辑值，所以输出节点q也可以自行恢复到正确的逻辑值；当另外两个主翻转节点为q2、q与q1、q的分析情况相同。情形四：三个主翻转节点为节点q1、q2和输出节点q，这种情形共有1种情况。由于锁存环中没有翻转节点，所以三输入c单元的输入端没有变化，则三输入c单元的输出节点q1和q2会恢复到正确的逻辑值，则双输入c单元115的输出节点q也会恢复到正确的逻辑值。综上所述，四种情形累计220+198+36+1＝455种，已经覆盖三点翻转的所有情形。即为：本发明结构能够完全容忍单粒子三点翻转。

本实施例中针对本发明结构容错原理的分析是在时钟信号clk＝0，输入信号d＝1的条件下进行的。由于本发明结构具有对称性，在输入信号d＝0的情况下时，分析方法与上述分析方法相同，因此本发明结构能够对三点翻转完全容忍。