1.一种数模转换解码技术，其硬件电路特征是
包含有dac控制器、pwm生成、pwm分发、解码开关组；
dac控制器
由fpga等具有运算处理数据及信息能力的器件作为核心器件，辅以必要的外围器件构成数据处理系统，其功能是从输入数据(data[15:0])中解码出还原模拟信号所需的工作频率(fsw)、极性运算符(psw)、占空比(dsw)、电源级数(vsw)、开关位置(s[x,y])数据；
pwm生成
由受控的pwm振荡器组成，控制信号是工作频率(fsw)和占空比(dsw)，控制结果是受控pwm震荡器的输出信号(pwm)的特征等于控制信号(fsw、dsw)的值；
pwm分发
含有两个相同的1对多切换开关，
第一切换开关的输入信号是pwm，以及其位置控制信号是x信号(s[x])，
当选择第一位置(s[1])时pwm从驱动信号线一(sw_drv1)输出，
当选择第三位置(s[3])时pwm从驱动信号线三(sw_drv3)输出，
当选择第五位置(s[5])时pwm从驱动信号线五(sw_drv5)输出，
第二切换开关的输入信号是pwm，以及其位置控制信号是y信号(s[y])，
当选择第二位置(s[2])时pwm从驱动信号线二(sw_drv2)输出，
当选择第四位置(s[4])时pwm从驱动信号线四(sw_drv4)输出，
当选择第六位置(s[6])时pwm从驱动信号线六(sw_drv6)输出；
解码开关组的奇数序号位的开关一(s1)的一端、开关三(s3)的一端、开关五(s5)的一端连接到输出(vout)的正端(+)，偶数序号位的开关二(s2)的另一端、开关四(s4)的另一端、开关六(s6)的另一端连接到输出(vout)的负端(-)，
系统地(gnd)连接到开关一(s1)的另一端、开关二(s2)的一端，
电源节点一(vdc1)连接到开关三(s3)的另一端、开关四(s4)的一端，
电源节点二(vdc2)连接到开关五(s5)的另一端、开关六(s6)的一端，
电源一(bt1)的负极连接到系统地(gnd)，电源一(bt1)的正极连接到电源节点一(vdc1)，
电源二(bt2)的负极连接到电源节点一(vdc1)，电源二(bt2)的正极连接到电源节点二(vdc2)，
开关一(s1)的驱动端连接到驱动信号线一(sw_drv1)，开关二(s2)的驱动端连接到驱动信号线二(sw_drv2)，开关三(s3)的驱动端连接到驱动信号线三(sw_drv3)，开关四(s4)的驱动端连接到驱动信号线四(sw_drv4)，开关五(s5)的驱动端连接到驱动信号线五(sw_drv5)，开关六(s6)的驱动端连接到驱动信号线六(sw_drv6)；
等参电源
是指解码开关组的供电电源中，所有串联的电源(bt[1,2,3])的参数(vdc1＝vdc2＝vdc3)是接近的甚至是相等的。
2.一种数模转换解码技术，其解码特征是
一个16bit的数据结构(data[15:0])包含
模数转换编码的采样频率(fdac)、整数幅值(ndac)、小数幅值(ddac)、基压倍数(mdac)、极性(pdac)信息；
解码频率(fsw)
等于采样频率位(data[15:14])的值(fdac)加1后的和(fdac+1)再乘以频率单位(20khz)；
极性运算符(psw)
等于极性位(data[0])的值(pdac)乘以2后的积(2*pdac)再减去1；
pwm占空比(dsw)
等于分子除以分母的商，其中
分子等于整数摆幅(nsw)加小数幅值(ddac)的和(nsw+ddac)再乘以极性运算符(psw)，
分母等于整数摆幅(nsw)乘以极性运算符(psw)的积(nsw*psw)再加上极性位(data[0])的值(pdac)；
电源级数(vsw)
等于基压倍数(mdac)的中间值(mdac/2)；
开关位置(s[x,y])
正极性输出(pdac＝1)时，开关二(s2)为固定工作开关，且每次与奇数序号位(s[x])的开关(s[3,5,7……])中的其中一个开关组合为一个开关对(s[3,2]、s[5,2]、s[7,2]……)作为工作开关，
0v输出时开关一(s1)、开关二(s2)组合为一个开关对(s[1,2])作为工作开关，
负极性输出(pdac＝0)时，开关一(s1)为固定工作开关，且每次与偶数序号位(s[y])的开关(s[4,6,8……])中的其中一个开关组合为一个开关对(s[1,4]、s[1,6]、s[1,8]……)作为工作开关。