时钟校正方法、时钟数据恢复电路、芯片、接收端和终端与流程

1.本说明书一个或多个实施例涉及电路制造技术领域，尤其涉及时钟校正方法、时钟数据恢复电路、芯片、接收端和终端。


背景技术：

2.时钟数据恢复电路(clock data recovery cdr)广泛应用于各种高速串行通信的场景中，例光通信、板级、芯片级的高速信号传输等等。其目的在于，从接收的的数据信号中，恢复出与其同步的时钟信号。
3.常见的时钟数据恢复电路(cdr)类型有例如基于锁相环(pll)、延迟锁相环(dll)或相位插值器(pi)实现。如图1所示，以基于pi实现的四相位半速采样cdr为例，四路时钟信号clk_i,clk_q,clk_ib,clk_qb用于对输入数据进行采样和恢复，且时钟频率是数据信号(data)的传输频率的一半。
4.请一并参阅图2。如图2所示，clk_i和clk_q为正交时钟，即相位相差90度。clk_ib和clk_qb分别是它们的反相时钟信号。当cdr锁定后，clk_i和clk_ib上升沿对齐数据信号中边沿位置；它们各自相位正交的时钟信号clk_q和clk_qb对齐数据信号中的数据中心位置，从中心位置采样数据信号以能获得较为准确数据。
5.但是在实际情况中，由于时钟信号clk_i和clk_q之间可能并非理想的相位正交，而是存在一定的偏差，则有可能导致cdr恢复出来的数据有误，并不准确。
6.目前有采用基于模拟电路的方式来实现所述偏差的纠正。
7.参考图2，其方案通过非正交(所述偏差造成)的时钟信号clk_i和clk_q合成(比如相位加权相加作为合成信号的相位)产生时钟信号clk_i_o，clk_i反相的clk_ib和clk_q合成产生时钟信号clk_q_o，clk_i_o和clk_q_o实现正交；通过与时钟信号clk_i反相的clk_ib以及与clk_q反相的clk_qb合成产生时钟信号clk_ib_o，clk_qb和clk_i合成产生时钟信号clk_qb_o，clk_ib_o和clk_qb_o间实现正交。
8.然而，这种方式需要实现上述较为复杂逻辑计算的模拟电路，会占用较大的电路面积和功耗。


技术实现要素：

9.有鉴于此，本说明书一个或多个实施例的目的在于提出时钟校正方法、时钟数据恢复电路、芯片、接收端和终端。
10.本公开实施例中提供一种时钟校正方法，包括：获取相位插值器所输出的同频率的至少两个时钟信号；其中，所述相位插值器被配置为维持所述至少两个时钟信号间的第一相位关系；获取在所述至少两个时钟信号分别同数据信号间形成第二相位关系时的所述相位插值器的相位控制码；基于所述至少两个时钟信号的所述相位控制码间的第一相位控制码差值、以及对应于所述第一相位关系的第二相位控制码差值，以计算相位控制码偏差值；根据所述相位控制码偏差值生成目标相位控制码，用于配置所述相位插值器以校正所
述第一相位关系。
11.可选的，所述第一相位关系指的是时钟信号间维持预设相位差。
12.可选的，所述第一相位关系指的是时钟信号间相位正交。
13.可选的，所述第二相位关系指的是时钟信号与数据信号边沿对齐。
14.可选的，所述至少两个时钟信号包括：维持第一相位关系的第一时钟信号和第二时钟信号；同第一时钟信号反相的第三时钟信号，以及同第二时钟信号反相的第四时钟信号；所述获取在所述至少两个时钟信号分别同数据信号间形成第二相位关系时的所述相位插值器的相位控制码，是在时钟信号和数据信号配置成相同频率时获取的。
15.可选的，所述至少两个时钟信号包括维持第一相位关系的第一时钟信号和第二时钟信号；所述基于所述至少两个时钟信号的所述相位控制码间的第一相位控制码差值、以及对应于所述第一相位关系的第二相位控制码差值，以计算相位控制码偏差值，包括：基于第一时钟信号和第二时钟信号的第一相位控制码差值和第二相位控制码差值间的差值，获得相位控制码偏差值。
16.可选的，所述至少两个时钟信号包括：维持第一相位关系的第一时钟信号和第二时钟信号；同第一时钟信号反相的第三时钟信号，以及同第二时钟信号反相的第四时钟信号；所述基于所述至少两个时钟信号的所述相位控制码间的第一相位控制码差值、以及对应于所述第一相位关系的第二相位控制码差值，以计算相位控制码偏差值，包括：获取第一时钟信号和第二时钟信号的第一相位控制码差值和第二相位控制码差值间的第一差值；获取第三时钟信号和第四时钟信号的第一相位控制码差值和第二相位控制码差值间的第二差值；基于所述第一差值和第二差值之间的均值，获得相位控制码偏差值。
17.可选的，所述根据所述相位控制码偏差值生成目标相位控制码，用于配置所述相位插值器以校正所述第一相位关系，包括：根据所述目标相位控制码校正相位插值器输出的第一时钟信号和第二时钟信号间的第一相位关系，以及校正第三时钟信号和第四时钟信号间的第一相位关系。
18.本公开实施例中提供一种时钟数据恢复电路，包括：相位插值器，用于输出同频率的至少两个时钟信号；其中，所述相位插值器被配置为维持所述至少两个时钟信号间的第一相位关系；多个鉴相器，耦接于所述相位插值器，用于分别获取每个所述时钟信号与数据信号之间的相位差；选择器，耦接于所述多个鉴相器，用于选择每个时钟信号同数据信号间形成第二相位关系，以供分别得到对应的所述相位插值器的相位控制码；运算器，耦接所述选择器，用于基于所述至少两个时钟信号的所述相位控制码间的第一相位控制码差值、以及对应于所述第一相位关系的第二相位控制码差值，以计算相位控制码偏差值；根据所述相位控制码偏差值生成目标相位控制码，用于配置所述相位插值器以校正所述第一相位关系。
19.可选的，所述第一相位关系指的是时钟信号间维持预设相位差。
20.可选的，所述第一相位关系指的是时钟信号间相位正交。
21.可选的，所述第二相位关系指的是时钟信号与数据信号边沿对齐。
22.可选的，所述至少两个时钟信号包括：维持第一相位关系的第一时钟信号和第二时钟信号；同第一时钟信号反相的第三时钟信号，以及同第二时钟信号反相的第四时钟信号；所述获取在所述至少两个时钟信号分别同数据信号间形成第二相位关系时的所述相位
插值器的相位控制码，是在时钟信号和数据信号配置成相同频率时获取的。
23.可选的，所述至少两个时钟信号包括维持第一相位关系的第一时钟信号和第二时钟信号；所述基于所述至少两个时钟信号的所述相位控制码间的第一相位控制码差值、以及对应于所述第一相位关系的第二相位控制码差值，以计算相位控制码偏差值，包括：基于第一时钟信号和第二时钟信号的第一相位控制码差值和第二相位控制码差值间的差值，获得相位控制码偏差值。
24.可选的，所述至少两个时钟信号包括：维持第一相位关系的第一时钟信号和第二时钟信号；同第一时钟信号反相的第三时钟信号，以及同第二时钟信号反相的第四时钟信号；所述基于所述至少两个时钟信号的所述相位控制码间的第一相位控制码差值、以及对应于所述第一相位关系的第二相位控制码差值，以计算对应所述至少两个时钟信号之间相位偏差的相位控制码偏差值，包括：获取第一时钟信号和第二时钟信号的第一相位控制码差值和第二相位控制码差值间的第一差值；获取第三时钟信号和第四时钟信号的第一相位控制码差值和第二相位控制码差值间的第二差值；基于所述第一差值和第二差值之间的均值，获得相位控制码偏差值。
25.可选的，所述根据所述相位控制码偏差值生成目标相位控制码，用于配置所述相位插值器以校正所述第一相位关系，包括：根据所述目标相位控制码校正相位插值器输出的第一时钟信号和第二时钟信号间的第一相位关系，以及校正第三时钟信号和第四时钟信号间的第一相位关系。
26.本公开实施例中提供一种芯片，包括所述的时钟数据恢复电路。
27.本公开实施例中提供一种接收端，包括所述的时钟数据恢复电路。
28.本公开实施例中提供一种数据通信终端，包括所述的接收端。
29.与现有技术相比，本公开实施例的技术方案具有以下有益效果：
30.一方面，本公开实施例中的技术方案实现基于数字电路对cdr中多个时钟信号之间的第一相位关系进行校正，从而提升恢复数据的准确度；并且，该技术方案计算逻辑简单，具有电路占用面积小和功耗低的特点。
31.另一方面，通过本公开实施例中的偏差校正，以减小cdr中电路器件(如相位插值器等)受到其工艺电压温度(pvt)对时钟信号的影响，故可实现精度较高的cdr电路。
附图说明
32.为了更清楚地说明本说明书一个或多个实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书一个或多个实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
33.图1展示一示例中四相位半速采样cdr的时钟信号与数据信号的波形示意图。
34.图2展示图1中四相位半速采样cdr的四个时钟信号的信号合成示意图。
35.图3展示本公开实施例中的时钟校正方法的流程示意图。
36.图4展示本公开实施例中四相位全速采样cdr中各时钟信号与数据信号的波形示意图。
37.图5展示本公开实施例中cdr电路的结构示意图。
具体实施方式
38.为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
39.需要说明的是，除非另外定义，本说明书一个或多个实施例使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本说明书一个或多个实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”、“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
40.如背景技术所描述，目前的基于相位插值电路(pi)的时钟数据恢复电路(cdr)，其pi所输出的多个时钟信号之间的实际相位差，相比于理想相位差存在偏差。例如，图2所展示理想相位差为90度的4个时钟信号，它们的理想相位分别为0度、90度、180度、270度；但是，由于实际电路的pvt等因素影响，会导致理想相位差与实际相位差之间存在偏差，例如图2中时钟信号clk_i和clk_q之间，实际相位差可能不到90度或超过90度。
41.如背景技术记载，目前有利用模拟电路来通过clk_i和clk_q合成产生clk_i_o，clk_ib和clk_q合成产生clk_q_o，由差分思想，可以得到clk_i_o和clk_q_o实现正交；同理，clk_ib以及clk_qb合成产生clk_ib_o，clk_qb和clk_i合成产生clk_qb_o，clk_ib_o和clk_qb_o间实现正交。但是，通过模拟电路实现上述逻辑计算过程，会占用较多电路面积，功耗也会交大。
42.有鉴于此，本公开实施例中提供解决该些问题的技术方案。
43.如图3所示，展示本技术实施例中的时钟校正方法的流程示意图。所述时钟校正方法可以应用于基于相位插值器的cdr电路。
44.所述时钟校正方法用于校正相位插值器的时钟信号。示例性地，所述相位插值器可以位于一时钟数据恢复电路(cdr)，通过校正相位插值器所输出的时钟信号来进行数据采样，以获得更为准确的数据。
45.所述时钟校正方法的流程包括：
46.步骤s301：获取相位插值器所输出的同频率的至少两个时钟信号。
47.其中，所述相位插值器被配置为维持所述至少两个时钟信号间的第一相位关系。
48.在一些示例中，所述第一相位关系指的是时钟信号之间维持预设相位差，例如90度相位差(即相位正交)。举例来说，比如图2实施例中的四相位的时钟信号clk_i，clk_q，clk_ib以及clk_qb，其中的例如的两个时钟信号clk_i同clk_q之间，clk_ib和clk_qb之间维持相位正交的第一相位关系。
49.所述至少两个时钟信号的频率是相同的，相互之间维持预设相位差的不同。
50.在一些示例中，当clk_i，clk_q，clk_ib以及clk_qb中的一个发生相位偏移时，另外的几个也会相应随之偏移以维持所述第一相位关系。
51.在一些示例中，所述相位插值器是通过相位控制码控制时钟信号的相位。以7位二进制的相位控制码为例，其可以实现的精度为2的7次方，即实现128个相位角以度量360度的相位，每个相位角对应的相位偏移为360度/128＝2.8125度，也就是说从相位控制码“0000001”变化到“0000010”表示各时钟信号相位偏移(比如在时域上延后)了2.8125度。当然，此处的相位插值器的相位控制码仅为举例，可以根据实际采样精度需求而选择其具体位数，并非以此为限。
52.每组时钟信号即clk_i，clk_q等的一组相位可以通过相位插值器的相位控制码表示，而时钟信号clk_i，clk_q之间的理想相位差为90度，它们如果对齐时，相位控制码的理想偏移差值也应该是对应90度的值，即例如128个相位角的1/4为32。但是，实际上clk_i，clk_q之间的实际相位差因偏差存在而并不为90度。
53.需说明的是，虽然上述举例中，采用输出四相位的4个时钟信号的相位插值器(时钟信号间相位差90度)，但是在其它示例中，也可以采用输出大于4个的偶数个(如6、8、10、12、16等)时钟信号的相位插值器。例如，6相位的6个时钟信号，时钟信号间相位差为60度；其中，clk1相位对应0度(或360度)，clk2相位对应60度，clk3相位对应120度，由clk1反相得到时钟信号clk4对应相位180度，由clk2反相得到时钟信号clk5对应相位240度，由clk3反相得到时钟信号clk4对应相位300度。以此类推，并不以四相位为限。
54.步骤s302：获取在所述至少两个时钟信号分别同数据信号间形成第二相位关系时的所述相位插值器的相位控制码。
55.在本公开实施例中，实现利用待校准的时钟信号之间的理想相位控制码和实际相位控制码的差值来计算出偏差的相位控制码差值，以用于校正时钟信号间第一相位关系。使待校准的时钟信号分别同数据信号间形成相同的第二相位关系的状态，而产生可以与理想相位差比较的实际相位差，并能通过相位插值器的相位控制码的量值来表示。因此，需要步骤s02，以获得各时钟信号形成第二相位关系的状态下的相位控制码。
56.在一些示例中，所述第二相位关系指的是时钟信号和数据信号间边沿对齐，比如时钟信号的上升沿与数据信号中比特位的前沿对齐。在图1示例中对应的是四相位半速的cdr电路，时钟信号的频率是数据信号频率的一半，每个数据信号中的一个比特位(bit)对应于半个时钟信号周期，因而clk_i和clk_ib的上升沿分别对齐数据信号中前后比特位的前沿，而clk_q和clk_qb则相对边沿偏移90度而对齐数据信号中相应比特位的数据中心。
57.由于clk_ib和clk_qb是分别根据clk_i和clk_q反相得到，其相位偏差会比clk_i和clk_q之间的相位偏差小得多，故可以先考虑校正i、q时钟信号(i泛指clk_i、clk_ib，q泛指clk_q、clk_qb)之间的相位偏差。因此，可以令数据信号和时钟信号的频率相同，以令clk_i和clk_ib的上升沿分别对齐数据信号中比特位的边沿和数据中心，或者令clk_q和clk_qb的上升沿分别对齐数据信号中比特位的边沿和数据中心，则通过i或者q中的两路正反相时钟就可以进行准确数据恢复，更利于专注于i、q时钟信号之间的信号校正。
58.为此，可以采用cdr电路的全速模式，令数据信号和时钟信号频率相同，即如图4所示。
59.如图4所示，展示本公开实施例中四相位全速采样cdr中各时钟信号与数据信号的波形示意图。
60.在图4示例的状态中，clk_i与数据信号间形成第二相位关系，示例性地展示为边沿对齐，具体可以是clk_i的上升沿对齐数据信号中比特位的边沿。由于设置为同频率，clk_ib的上升沿对齐数据信号中相应比特位的数据中心。可见，此时通过i时钟的两路正反相时钟信号clk_i和clk_ib即可进行cdr的数据采样并进而数据恢复。
61.以此类推，当clk_q相位移动至令其上升沿对齐数据信号的上升沿，与数据信号间形成第二相位关系，clk_qb的上升沿对其数据信号中相应比特位的数据中心。可见，此时通过q时钟的两路正反相时钟信号clk_q和clk_qb即可进行cdr的数据采样并进而数据恢复。
62.故利于i和q时钟分开得到准确的相位控制码，利于校正i、q时钟信号间的相位偏差。
63.由于clk_q与clk_i之间理想相位差为90度，则clk_q在图4中示例性地相位左移90度而与数据信号间形成上升沿对齐的第二相位关系。并且，由于clk_i、clk_q、clk_ib、clk_qb之间还维持第一相位关系即相位差90度，当clk_q相位左移90度时，clk_ib亦相位左移90度；因此，在clk_q与数据信号间形成第二相位关系之后，轮到clk_ib要与数据信号间形成第二相位关系时，clk_ib也只需要左移90度相位即可；同理，也适用于clk_qb与数据信号间形成第二相位关系。需说明的是，左移一个90度只是一种相位偏移方式，也可以是例如左移90度加n个360度，或者右移270加n个360度，n为0,1,2..的整数。
64.可以理解的是，在上述示例中，从clk_i与数据信号形成第二相位关系(例如边沿对齐)，变化到clk_q与数据信号形成第二相位关系，两个对应的相位控制码之间理想的差值应该是对应于90度的值，即前述对应360度的128个相位角中1/4，为“32”；但是，clk_i和clk_q实际相位差可能并非90度，而实际对应90度的相位控制码差值会相对“32”有一个相位控制码偏差。
65.由此，可以利用上述各个时钟信号分别与数据信号形成第二相位关系时的相位控制码，来计算该相位控制码偏差。
66.继续参考图3，步骤s303：基于所述至少两个时钟信号的所述相位控制码间的第一相位控制码差值、以及对应于所述第一相位关系的第二相位控制码差值，以计算相位控制码偏差值。
67.在一些示例中，以四个时钟信号为例，第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号。第一时钟信号与第二时钟信号之间维持第一相位关系，比如图4中的clk_i和clk_q之间要维持90度的理想相位差。第三时钟信号和第一时钟信号反相，比如图4中的clk_ib。第四时钟信号和第二时钟信号反相，比如图4中的clk_qb。
68.通过配置相位插值器，以令输出的clk_i、clk_q、clk_ib、clk_qb分别与数据信号形成第二相位关系(例如边沿对齐)，而分别获得相应状态的相位控制码：第一相位控制码ci、第二相位控制码cq、第三相位控制码cib、第一相位控制码cqb。
69.在具体实施中，可以对第一相位控制码ci和第二相位控制码cq之间的差值，得到ci-cq；以及，对第三相位控制码cib和第四相位控制码cqb求差值，得到cib-cqb；当clk_i和clk_q间理想为第一相位关系时，ci-cq和cib-cqb应该为对应于对应360度的128个相位角的1/4，即32，则当根据相位控制码计算实际相位偏差时，可以得到分别对应两部分的偏差的第一差值和第二差值，分别为ci-cq-32以及cib-cqb-32。
70.可选的，可以基于所述第一差值和第二差值之间的均值，获得相位控制码偏差值。例如，相位控制码偏差值设为skew，则可以得到计算公式：
71.skew＝((ci-cq-32)+(cib-cqb-32))/2
72.此处的32来自128/4，128是相位角的数量亦对应相位精度，4是相位插值器输出的不同相位的时钟信号的数量。以此类推，设要使用的相位控制码位数为b，时钟信号数量为
s，则该式中的32可以对应扩展为2b/s，该相位控制码偏差值的计算公式可以推广表示为：
73.skew＝((ci-cq-2b/s)+(cib-cqb-2b/s))/2
74.需说明的是，取均值的作用是考虑到正反相时钟之间也有可能存在较小偏差，故利用差分思想来取均值将其消除。
75.回到图3，继续步骤s304：根据所述相位控制码偏差值生成目标相位控制码，用于配置所述相位插值器以校正所述第一相位关系。
76.举例来说，skew＝4，说明clk_i相对clk_q的相位差在90度以外多了4对应的相位角，比如4*360/128＝11.25度，那么可以通过调偏clk_q的相位至对应的cq加4，以达成clk_i和clk_q之间相位差调小11.25度而实现校正。
77.同理，通过对clk_qb调偏至对应的cqb加4，以达成与clk_ib之间的实际相位正交。或者，在其它示例中，也可通过对校正后的clk_q取反相得到校正的clk_qb。
78.可以理解的是，上述示例中是以clk_i和据其反相的clk_ib为基准，故示例性地展示为通过调节clk_q，clk_qb的相位来实现校正。但是，在其它示例中，也可以调节clk_i和clk_ib的相位来实现上述校正，比如ci和cib减4等。
79.可以理解的是，虽然上述实施例中是以四相位的4个时钟信号(第一相位关系为iq时钟信号相位正交)为例进行校正，但是如果是更少的时钟信号数量，比如2个、3个等依然可以根据需求来执行上述校正方法，故并非以此时钟信号数量和第一相位关系的举例为限。
80.另外，步骤s302中获取各个相位控制码，可以是在cdr电路全速模式(时钟信号和数据信号频率相同)下执行；而cdr电路可能正常工作在半速模式下，而能采样到更多数据，故而当执行步骤s303时，cdr电路可以从全速模式切换到半速模式，执行完相位校正并开始正常工作。
81.需说明的是，上述时钟校正方法只是描述了校正cdr电路中相位插值器输出时钟信号相位偏差的逻辑实现，该逻辑实现可以通过硬件电路完成，例如数字逻辑电路；或者，也可以通过软件完成，例如通过eda仿真工具进行软件仿真完成；或者，也可以通过硬件电路运行软件完成，例如在硬件仿真平台导入集成电路设计(design)仿真完成，例如通过处理器运行存储器中的程序指令完成，所述处理器包括但不限于中央处理器(central processing unit，cpu)、图像处理器、神经网络处理器(npu)、微控制器(mcu)、可编程逻辑器件、数字信号处理器(dsp)、应用专用集成电路(application specific integrated circuit，asic)等中的一个或多个组合；存储器包括但不限于随机访问存储器(ram)、只读存储器(rom)、光盘、磁盘、硬盘、固态硬盘(ssd)、闪存中的一种或多种组合。
82.以硬件电路实现为例，如图5所示，展示本公开实施例中cdr电路的结构示意图。该cdr电路可实现上述实施例中的时钟校正方法。
83.所述cdr电路500可以包括：相位插值器501、多个鉴相器502a～502d、选择器503、及运算器504。可以理解的是，cdr电路是一种带有负反馈的环路。相应的，所述相位插值器501、多个鉴相器502a～502d、选择器503及运算器504依次接收前者的输出作为输入，并产生相应输出作为后者的输入，运算器504的输出或其表示结果反馈到相位插值器501，以调节相位插值器501所输出时钟信号的相位。故可理解的是，cdr电路是一种迭代计算的电路，以相位插值器501、多个鉴相器502a～502d、选择器503、运算器504至反馈相位插值器501为
一轮迭代，以可以通过此迭代过程来调节各时钟信号之间的偏差。
84.在一些示例中，在完成校正之前，cdr电路可以处于非工作模式，比如“旁路模式(bypass)”。具体的，可以通过第一模式控制信号，比如byp，来设置cdr的工作模式。例如，byp＝1，表示cdr电路处于旁路模式；byp＝0，表示cdr电路处于正常工作模式等。
85.在一些实施例中，所述cdr电路的半速或全速的频率模式可以由第二模式控制信号所控制。例如，第二模式控制信号表示为os，当os为0时为半速模式，时钟信号的工作频率调节至为数据信号频率的一半，例如图2所示；当os＝1时，cdr电路为全速模式，时钟信号与数据信号频率相同，例如图4所示。
86.在一些示例中，当cdr电路处于此旁路及全速频率模式下，可以使用与时钟信号同频、相位固定的预设参考信号作为数据信号，比如图4中以“0011”为一个周期的数据码流。
87.所述相位插值器501，用于输出同频率的至少两个时钟信号；其中，所述相位插值器501被配置为维持所述至少两个时钟信号间的第一相位关系。例如，相位插值器501输出图4中四个相位的时钟信号，clk_i、clk_q、clk_ib、clk_qb。
88.在一些示例中，相位插值器501可以根据输入的参考时钟信号来设置不同相位，以得到上述各个时钟信号。所述参考时钟信号可以由例如锁相环(未图示)所提供。
89.所述多个鉴相器502a～502d，耦接于所述相位插值器501，用于分别获取每个所述时钟信号与数据信号之间的相位差。在具体示例中，鉴相器的数量可以与相位插值器501输出的时钟信号一一对应(或者超出时钟信号数量)并输入相应的一路时钟信号，所述数据信号输入到每个鉴相器502a、502b、502c、502d，以分别计算与数据信号同每个时钟信号相位差。例如图5中，所展示4个鉴相器502a～502d，分别鉴别时钟信号clk_i、clk_q、clk_ib、clk_qb和数据信号(data)之间的相位差输出，表示为err0、err1、err2、err3。可以理解的是，虽然此示例中展示的是对应4个时钟信号的4个鉴相器，但是在其它示例中，鉴相器数量可以跟随时钟信号数量发生变化，并非以图示为限。
90.选择器503，耦接于所述多个鉴相器502a～502d，用于选择每个时钟信号同数据信号间形成第二相位关系，以供分别得到对应的所述相位插值器501的相位控制码。例如，cdr电路调节cli_i相位至鉴相器502a输出的err0为0，表示clk_i与数据信号间形成第二相位关系；由此，可以逐一使每个时钟信号同数据信号间形成第二相位关系。
91.在一些实施例中，所述cdr电路可以根据状态切换信号(可以设为clk_align)来选择某个时钟信号同数据信号间形成第二相位关系的状态。具体举例来说，所述状态切换信号可以输入至所述选择器503，以选择相应的相位差输出，经之后的运算器504运算得到时钟信号相应的目标相位控制码，该目标相位控制码即对应于时钟信号与数据信号形成第二相位关系时的相位控制码，运算器504向相位插值器501反馈目标相位控制码从而令其输出对应相位的时钟信号。
92.例如，设所述状态切换信号表示clk_align，clk_q与数据信号的边沿之间相差90度，当clk_align＝1而选择clk_q与数据信号边沿对齐时，选择器503选择err1输入运算器504，以求得clk_q以及其它clk_i、clk_ib、clk_qb随之左移90度的目标相位控制码；将相应的相位控制码反馈到相位插值器501，以配置相位插值器501输出相比之前相位左移90度的clk_i、clk_q、clk_ib、clk_qb的时钟信号。
93.所述运算器504，耦接所述选择器503，用于基于所述至少两个时钟信号的所述相
位控制码间的第一相位控制码差值、以及对应于所述第一相位关系的第二相位控制码差值，以计算相位控制码偏差值(skew)；根据所述相位控制码偏差值生成目标相位控制码，用于配置所述相位插值器501以校正所述第一相位关系。
94.在具体示例中，可以通过状态切换信号控制cdr电路，分别获得形成第二相位关系时的clk_i、clk_q、clk_ib、clk_qb的相位控制码ci、cq、cib、和cqb，以根据上述计算公式skew＝((ci-cq-2b/s)+(cib-cqb-2b/s))/2，可以计算出当前一轮偏差skew，可以将其附加在err中，比如clk_i和clk_q之间的相位差的偏差是正的，对应的相位控制码偏差值为2，说明需要缩小偏差。故可以由运算器504在根据clk_q的err1生成对应相位控制码的基础上再增加2，以与clk_i之间实际相位正交，来实现校正。
95.在一些示例中，i时钟(指代clk_i，clk_ib)和q时钟(指代clk_q，clk_qb)可以分别通过不同的目标相位控制码控制，比如对应clk_i、clk_ib相位的目标控相位控制码为pi_code_i，对应clk_q、clk_qb相位的目标控相位控制码为pi_code_q；经校正后，pi_code_i-pi_code_q之间可以相差32+skew的结果，对应clk_i和clk_q实际相位差90度。
96.以下再通过具体示例连贯地复述上述过程。
97.在state0状态，对cdr电路设置byp＝1，os＝1，输入数据为例如“00110011...”的特定码流，其相位固定，与cdr电路的时钟信号频率相同。设置clk_align＝0。
98.在state1状态，clk_align的值为0，cdr电路将从右往左锁定，锁定后clk_i对齐数据边沿，记录此时的pi_code值为ci。然后，改变clk_align的值为1进入state2状态。
99.在state2状态，clk_align的值为1，cdr从右往左锁定，各时钟信号左移90度，锁定后clk_q对齐数据边沿，记录此时的pi_code值为cq。然后改变clk_align的值为2进入state3状态。
100.在state3状态，clk_align的值为2，cdr将从右往左锁定，各时钟信号左移90度，锁定后clk_ib对齐数据边沿，记录此时的pi_code值为cib。然后改变clk_align的值为3进入state4状态。
101.在state4状态，clk_align的值为3，cdr电路将从右往左锁定，各时钟信号左移90度，锁定后clk_qb对齐数据边沿，记录此时的pi_code值为cqb。
102.之后，改变byp和os的值为0，表示cdr电路设置为正常工作模式及半速模式，进入state5状态。
103.state5状态为cdr电路正常工作状态，此时利用前几个状态得到的pi_code值便可计算出i、q时钟信号之间的偏差。skew的计算公式如之前内容中所展示。
104.通过所述偏差可以校正相位插值器501输出的时钟信号间第一相位关系。例如，可以将所计算的偏差经如图5中cdr电路计入目标相位控制码的中，从而反馈到相位插值器501以生成校正偏差后的i、q时钟信号。
105.在一些示例中，在运算器504和相位插值器501之间还可耦接有译码器505，用于将运算器504输出的目标相位控制码(比如2进制7位)识别为相位插值器501可用形式比如2进制34位)。
106.本公开实施例中还可以提供一种芯片，包括上述的时钟数据恢复电路。所述芯片可以实现为片上系统(soc)、fpga或其它asic，用于进行基于高速串行通信协议的数据处理。
107.本公开实施例中还可以提供一种接收端，包括上述的时钟数据恢复电路。在可能的示例中，所述接收端属于serdes架构中的数据信号的接收一端，以实现高速串行信号传输。其中，ser-des即串行器serializer和解串器deserializer的组合缩写。
108.可以理解的是，所述接收端可以例如为芯片中相互收发信号的集成电路模块，也可以例如为光通信网络场景中的光通信设备，也可以例如为其它场景中的通信模块或通信设备，并不限定其具体的应用场景。
109.本公开实施例中还可以提供一种数据通信终端，包括所述的接收端。在具体实施示例中，所述数据通信终端可以是例如光网络通信设备、互联网网络通信设备等，比如电视机顶盒(或智能电视机等)。在该数据通信终端未校正的初始状态下，当其侦测到有输入的信号(如接上网线或视频线缆等通信线缆而得到传输信号)时，则可以受到触发上述state0～state5的过程。
110.与现有技术相比，本公开实施例的技术方案具有以下有益效果：
111.一方面，本公开实施例中的技术方案实现基于数字电路对cdr中多个时钟信号之间的第一相位关系进行校正，从而提升恢复数据的准确度；并且，该技术方案计算逻辑简单，具有电路占用面积小和功耗低的特点。
112.另一方面，通过本公开实施例中的偏差校正，以减小cdr中电路器件(如相位插值器等)受到其工艺电压温度(pvt)对时钟信号的影响，故可实现精度较高的cdr电路。
113.需要说明的是，上述对本说明书特定实施例进行了描述。其它实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。
114.上述对本公开特定实施例进行了描述。其他实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。
115.所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本公开的范围(包括权利要求)被限于这些例子；在本公开的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本说明书一个或多个实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。
116.另外，为简化说明和讨论，并且为了不会使本说明书一个或多个实施例难以理解，在所提供的附图中可以示出或可以不示出与集成电路(ic)芯片和其它部件的公知的电源/接地连接。此外，可以以框图的形式示出装置，以便避免使本说明书一个或多个实施例难以理解，并且这也考虑了以下事实，即关于这些框图装置的实施方式的细节是高度取决于将要实施本说明书一个或多个实施例的平台的(即，这些细节应当完全处于本领域技术人员的理解范围内)。在阐述了具体细节(例如，电路)以描述本公开的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细
节有变化的情况下实施本说明书一个或多个实施例。因此，这些描述应被认为是说明性的而不是限制性的。
117.尽管已经结合了本公开的具体实施例对本公开进行了描述，但是根据前面的描述，这些实施例的很多替换、修改和变型对本领域普通技术人员来说将是显而易见的。
118.本说明书一个或多个实施例旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。因此，凡在本说明书一个或多个实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本公开的保护范围之内。