三维快闪存储器及其形成方法与流程

1.本发明是有关于一种存储器及其形成方法，且特别是有关于一种三维快闪存储器及其形成方法。


背景技术：

2.非易失性存储器(例如快闪存储器)由于具有使存入的数据在断电后也不会消失的优点，因此成为个人电脑和其他电子设备所广泛采用的一种存储器。
3.目前业界较常使用的三维快闪存储器包括或非门(nor)快闪存储器以及与非门(nand)快闪存储器。此外，另一种三维快闪存储器为与门(and)快闪存储器，其可应用在多维度的快闪存储器阵列中而具有高集成度与高面积利用率，且具有操作速度快的优点。因此，三维快闪存储器的发展已逐渐成为目前的趋势。
4.公开内容
5.本发明提供一种三维快闪存储器包括：基底、堆叠结构、相邻两个狭缝沟道、多个垂直通道结构以及多个狭缝开孔。堆叠结构配置在基底上。堆叠结构包括交替堆叠的多个介电层与多个导体层。相邻两个狭缝沟道贯穿堆叠结构。相邻两个狭缝沟道具有平均宽度30w。多个垂直通道结构配置在相邻两个狭缝沟道之间，且贯穿堆叠结构。多个狭缝开孔离散配置在多个垂直通道结构之间，且贯穿堆叠结构。多个狭缝开孔的平均宽度w大于或等于相邻两个狭缝沟道的平均宽度30w。
6.本发明提供一种三维快闪存储器的形成方法，包括：在基底上形成停止层与堆叠结构，其中堆叠结构包括交替堆叠的多个介电层与多个牺牲层；在堆叠结构与停止层中形成多个第一开口；在多个第一开口中分别形成多个垂直通道结构；在堆叠结构中形成暴露出停止层的多个第二开口，其中多个第二开口至少包括具有平均宽度30w的相邻两个狭缝沟道与具有平均宽度w的多个狭缝开孔，多个垂直通道结构形成在两个狭缝沟道之间，且多个狭缝开孔离散形成在多个垂直通道结构之间，其中多个狭缝开孔的平均宽度w大于或等于相邻两个狭缝沟道的平均宽度30w；以及通过多个第二开口进行栅极替换工艺，以将多个牺牲层替换为多个导体层。
7.基于上述，本实施例将多个狭缝开孔离散形成在所述多个垂直通道结构之间，以增加栅极替换工艺中牺牲层的移除效率以及导体层的填入效率，进而提升三维快闪存储器的良率。在此情况下，本实施例不仅可解决现有存储器的工艺瓶颈，还可增加单位芯片面积的存储单元的数量，进而提升存储器的集成度与面积利用率。
附图说明
8.图1、图2、图3、图4a以及图5是依照本发明一实施例的一种三维与门(and)快闪存储器的制造流程的剖面示意图。
9.图4b是沿着图4a的a-a切线的平面示意图。
10.图6是依照本发明另一实施例的一种三维与门快闪存储器的剖面示意图。
11.图7a是依照本发明其他实施例的一种三维与非门(nand)快闪存储器的剖面示意图。
12.图7b是沿着图7a的b-b切线的平面示意图。
13.图8a绘示出依照本发明一实施例的狭缝开孔的排列的布局。
14.图8b与图8c分别绘示出图8a中的区域的放大示意图。
15.图9至图12绘示出依照本发明各种实施例的狭缝开孔的排列的布局。
16.附图标记说明
17.1：三维与门(and)快闪存储器
18.2：三维与非门(nand)快闪存储器
19.10：初始结构
20.20、30：开口
21.30d：平均直径
22.30h、30s：狭缝开孔
23.30t：狭缝沟道
24.30w：平均宽度
25.34：空隙
26.35、d1、d2：距离
27.100、500：基底
28.102、104：多晶硅层
29.106、516：盖层
30.108、508：停止层
31.110、210、510：堆叠结构
32.112、512：介电层
33.114：牺牲层
34.120、220、520：电荷存储层
35.124、128：氧化物层
36.130、530：垂直通道结构
37.130d：平均直径
38.130s：上部间距
39.132、532：通道层
40.134、534：绝缘柱
41.135：介电材料
42.136：第一源极/漏极柱
43.138：第二源极/漏极柱
44.142、144：多晶硅材料
45.154、554：导体层
46.160：存储单元
47.230、332：介电层
48.330：复合结构
49.334：导体特征
50.531：导电插塞
51.a1、a2、a3：移除极限面积
52.ar：阵列区
53.e1：第一电路径
54.e2：第二电路径
55.l：平均长度
56.k1、k2、k3：移除极限长度
57.w：平均宽度
58.x、y：方向
具体实施方式
59.参照本实施例的图式以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。图式中的层与区域的厚度会为了清楚起见而放大。相同或相似的元件标号表示相同或相似的元件，以下段落将不再一一赘述。
60.图1、图2、图3、图4a以及图5是依照本发明一实施例的一种三维与门(and)快闪存储器的制造流程的剖面示意图。图4b是沿着图4a的a-a切线的平面示意图。虽然以下实施例是以三维与门快闪存储器为例来说明，但本发明不以此为限。在其他实施例中，所得的存储器结构亦可以是三维与非门(nand)快闪存储器或是三维或非门(nor)快闪存储器。
61.请参照图1，首先，提供初始结构10。具体来说，初始结构10可包括基底100、盖层106、停止层108、堆叠结构110以及垂直通道结构130。
62.在一实施例中，基底100包括介电基底。介电基底可以是形成在硅基板上的介电层，例如是氧化硅层。在一实施例中，盖层106的材料包括介电材料，例如是氧化硅。在一实施例中，停止层108的材料包括掺杂多晶硅材料。举例来说，停止层108可以是p型掺杂(p+)多晶硅层。
63.堆叠结构110可包括交替堆叠的多个介电层112与多个牺牲层114。
64.在一实施例中，介电层112与牺牲层114可以是不同的介电材料。举例来说，介电层112可以是氧化硅层；牺牲层114可以是氮化硅层。介电层112与牺牲层114的数量可以依据需求来调整，本发明不以此为限。
65.垂直通道结构130可形成在开口20中。如图1所示，开口20(亦可称为第一开口)可贯穿堆叠结构110、停止层108、盖层106且部分延伸至基底100中。具体来说，垂直通道结构130可包括通道层132、绝缘柱134、介电材料135、第一源极/漏极柱136以及第二源极/漏极柱138。第一源极/漏极柱136与第二源极/漏极柱138贯穿介电材料135，并部分延伸至基底100中。在本实施例中，多晶硅材料142、144与多晶硅层102、104具有相同的材料，例如是n型掺杂(n+)多晶硅材料。在此情况下，第一源极/漏极柱136可包括内埋在基底100中的多晶硅层102(亦可称为第一部分)以及配置在多晶硅层102上的多晶硅材料142(亦可称为第二部分)。同样地，第二源极/漏极柱138亦可包括内埋在基底100中的多晶硅层104(亦可称为第一部分)以及配置在多晶硅层104上的多晶硅材料144(亦可称为第二部分)。在本实施例中，多晶硅层102、104的横截面积可小于多晶硅材料142、144的横截面积。也就是说，多晶硅层
102、104的周界可位于多晶硅材料142、144的范围内，如图4b所示。绝缘柱134配置在第一源极/漏极柱136与第二源极/漏极柱138之间，以分隔第一源极/漏极柱136与第二源极/漏极柱138。另外，通道层132位于开口20的侧壁上且可横向环绕绝缘柱134、介电材料135、第一源极/漏极柱136以及第二源极/漏极柱138。
66.如图1所示，初始结构10可选择性地包括多个氧化物层124、128。氧化物层124可配置在牺牲层114与通道层132之间，而氧化物层128可配置在停止层108与通道层132之间。氧化物层124可通过对牺牲层114的侧壁进行氧化处理来形成，而氧化物层128可通过对停止层108的侧壁进行氧化处理来形成。在一实施例中，氧化物层124与氧化物层128具有不同材料。举例来说，氧化物层124可以是氮氧化硅层，而氧化物层128则可以是氧化硅层。在一实施例中，氧化处理包括热氧化法，湿式氧化法或其组合。值得注意的是，由于停止层108的氧化速度快于牺牲层114的氧化速度，因此，氧化物层128的厚度可大于氧化物层124的厚度。
67.在形成垂直通道结构130之后，可进行栅极替换工艺，以将堆叠结构110中的牺牲层114替换成导体层154，如图2至图4b所示。
68.首先，请参照图2，在垂直通道结构130旁的堆叠结构110中形成开口30(亦可称为第二开口)。开口30贯穿堆叠结构110，以停在停止层108上并暴露出停止层108。虽然图2所绘示的开口30的底面与停止层108的顶面齐平，但本发明不以此为限。在其他实施例中，开口30的底面亦可高于或是低于停止层108的顶面。
69.值得注意的是，在本实施例中，开口30至少包括两个狭缝沟道30t与多个狭缝开孔30h，如图8a所示。具体来说，从剖面角度来看，狭缝沟道30t可贯穿堆叠结构110并暴露出停止层108，如图2的标号30所示。从图8a的上视角度来看，狭缝沟道30t可沿着x方向延伸并沿着y方向排列，以将多个垂直通道结构130分隔成沿着y方向排列的多个阵列区ar。在此实施例中，垂直通道结构130形成在两个狭缝沟道30t之间。另一方面，狭缝开孔30h可离散形成在每一个阵列区ar的垂直通道结构130之间。在本实施例中，狭缝开孔30h的形状可以是点状。在此情况下，狭缝开孔30h的平均直径30d可大于或等于狭缝沟道30t的平均宽度30w，即30d≥30w。狭缝开孔30h的平均直径30d可大于或等于垂直通道结构130的平均直径130d，即30d≥130d。在一实施例中，垂直通道结构130的平均直径130d可介于100nm至350nm之间。
70.回头参照图8a，一般而言，倘若没有狭缝开孔30h，相邻两个狭缝沟道30t之间的距离35可介于1μm至20μm之间，或是小于垂直通道结构130的平均直径130d的200倍。当相邻两个狭缝沟道30t之间的距离35过大，则可能会导致后续蚀刻工艺无法完全移除阵列区ar的中间区域的牺牲层114。在此情况下，氮化硅残留问题会出现在阵列区ar的中间区域，进而导致后续导体层(或是栅极)填入不良问题。因此，在习知方法中，相邻两个狭缝沟道30t之间的距离35无法增加以容纳更多的垂直通道结构130，进而无法提升存储器元件的集成度。
71.另一方面，当图2的堆叠结构110的高度越高，则会因高深宽比的原因而使得开口20的上部宽度大于下部宽度。在开口20的上部宽度过大的情况下，相邻两个垂直通道结构130(或相邻两个开口20)之间的上部间距130s(如图8a所示)会变得过小，其可能会导致后续蚀刻工艺无法完全移除此处的牺牲层114。在此情况下，氮化硅残留问题也会出现在相邻两个垂直通道结构130之间的区域，进而导致后续导体层(或是栅极)填入不良问题。
72.为了解决上述问题，本实施例将多个狭缝开孔30h离散形成在多个垂直通道结构130之间，以增加栅极替换工艺中牺牲层114的移除效率以及导体层154(图4a)的填入效率，
进而提升存储器元件的良率。在此情况下，相邻两个狭缝沟道30t之间的距离35可大于或等于20μm，进而容纳更多的垂直通道结构130。因此，本实施例还可提升存储器元件的集成度。
73.接着，请参照图3，通过开口30进行蚀刻工艺，移除牺牲层114，以在介电层112之间形成多个空隙34。空隙34横向暴露出氧化物层124。也就是说，空隙34是由介电层112与氧化物层124所定义的。值得注意的是，氧化物层124可视为上述的蚀刻工艺用以移除牺牲层114的蚀刻停止层，以避免过度蚀刻进而损坏通道层132。在一实施例中，所述蚀刻工艺可以是湿式蚀刻工艺。举例来说，当牺牲层114为氮化硅时，所述蚀刻工艺可以是使用含有磷酸的蚀刻液，并将所述蚀刻液倒入开口30(其包括狭缝沟道30t与狭缝开孔30h)中，从而移除牺牲层114。由于所述蚀刻液对于牺牲层114具有高蚀刻选择性，因此，牺牲层114可被完全移除，而介电层112、停止层108以及盖层106未被移除或仅少量移除。
74.图8b绘示出图8a中的区域40的放大示意图。在一实施例中，如图8b所示，多个狭缝开孔30h中的第一部分在栅极替换工艺中移除牺牲层114的第一移除极限面积a1具有移除极限长度k1。多个狭缝开孔30h中的第二部分在栅极替换工艺中移除牺牲层114的第二移除极限面积a2具有移除极限长度k2。第一移除极限面积a1与第二移除极限面积a2部分重叠。也就是说，相邻两个狭缝开孔30h在栅极替换工艺中移除牺牲层114的移除极限长度的加总(即，相当于总移除限制直径2(k1+k2))可大于相邻两个狭缝开孔30h之间的距离d1，即2(k1+k2)＞d1。在此情况下，本实施例可确保位于阵列区ar的中间区域的牺牲层114通过狭缝开孔30h而被完全移除。
75.图8c绘示出图8a中的区域50的放大示意图。在一实施例中，如图8b与图8c所示，多个狭缝开孔30h中的一者在栅极替换工艺中移除牺牲层114的移除极限面积a1/a2与两个狭缝沟道30t中的一者在栅极替换工艺中移除牺牲层114的移除极限面积a3部分重叠。也就是说，在栅极替换工艺中从狭缝开孔30h到狭缝沟道30t移除牺牲层114的移除极限长度的加总(k1+k3)可大于狭缝开孔30h与狭缝沟道30t之间的距离d2，即k1+k3＞d2。
76.从图8a至图8c可知，在本实施例中，离散配置在相邻两个狭缝沟道30t之间的狭缝开孔30h可用来移除位于阵列区ar的中间区域的牺牲层114，而狭缝沟道30t则是用来移除位于阵列区ar的周边区域的牺牲层114。在狭缝开孔30h搭配狭缝沟道30t的情况下，本实施例可确保位于阵列区ar的所有牺牲层114通过狭缝开孔30h与狭缝沟道30t而被完全移除。因此，本实施例不仅可解决习知氮化硅残留问题，还可增加阵列区ar中的垂直通道结构130的数量，进而提升存储器的集成度与面积利用率。
77.图9至图12绘示出依照本发明各种实施例的狭缝开孔的排列的布局。
78.虽然图8a绘示出狭缝开孔30h沿着x方向交错排列，但本发明不以此为限。在其他实施例中，狭缝开孔30h亦可沿着x方向呈单线排列，如图9所示。在替代实施例中，狭缝开孔30h亦可沿着x方向呈双线排列或是多线排列，如图10所示。
79.虽然图8a至图10绘示出狭缝开孔30h的形状为点状，但本发明不以此为限。在其他实施例中，狭缝开孔30s的形状亦可以是条状。具体来说，如图11所示，多个狭缝开孔30s的平均长度l大于多个狭缝开孔30s的平均宽度w的三倍，即l＞3w。狭缝开孔30s的平均宽度w可大于或等于狭缝沟道30t的平均宽度30w，即w≥30w。狭缝开孔30s的平均宽度w可大于或等于垂直通道结构130的平均直径130d，即w≥130d。在此实施例中，条状的狭缝开孔30s可视为长度较短的狭缝沟道。因此，在进行如图2所示的形成开口30的步骤时，狭缝开孔30s可
减少此步骤的负载效应(loading effect)，以使狭缝开孔30s与狭缝沟道30t可几乎同时停在停止层108上。也就是说，狭缝开孔30s与狭缝沟道30t可具有相同的深度与剖面轮廓。
80.另外，虽然图11绘示出狭缝开孔30s沿着x方向呈单线排列，但本发明不以此为限。在其他实施例中，狭缝开孔30s亦可沿着x方向交错排列，如图12所示。在替代实施例中，狭缝开孔30s亦可沿着x方向呈双线排列或是多线排列。在另一实施例中，点状的狭缝沟道30t与条状的狭缝开孔30s亦可采用如图11所示的狭缝开孔排列的相同布局。
81.请回头参照图4a与图4b，在空隙34中依序形成电荷存储层120与导体层154，由此完成了本发明的三维与门快闪存储器1。具体来说，如图4a所示，电荷存储层120共形覆盖空隙34，以环绕导体层154。在一实施例中，电荷存储层120可以是由隧穿层、电荷存储层以及阻挡层所构成的复合层。隧穿层、电荷存储层以及阻挡层可分别被视为氧化物/氮化物/氧化物(ono)。在一实施例中，导体层154的材料例如为多晶硅、非晶硅、钨(w)、钴(co)、铝(al)、硅化钨(wsix)或硅化钴(cosix)。此外，在形成电荷存储层120之后且在形成导体层154之前，可在电荷存储层120与导体层154之间依序形成缓冲层以及势垒层。缓冲层的材料例如为介电常数大于7的高介电常数的材料，例如氧化铝(al2o3)、氧化铪(hfo2)、氧化镧(la2o5)、过渡金属氧化物、镧系元素氧化物或其组合。势垒层的材料例如为钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)或其组合。
82.在本实施例中，三维与门快闪存储器1具有多个存储单元160。详细地说，如图4a所示，在三维与门快闪存储器1中，具有彼此堆叠的4个存储单元160。但本发明不以此为限，在其他实施例中，存储单元160的数量可随着堆叠结构210中的导体层154的数量来调整。另外，虽然图4a与图4b仅绘示出单一个垂直通道结构130，但本发明不以此为限。在替代实施例中，三维与门快闪存储器1可包括多个垂直通道结构130，且这些垂直通道结构130可在上视角度中以阵列的方式排列，如图8a所示。
83.为了对三维与门快闪存储器1进行操作，在制造三维与门快闪存储器1之后，会在三维与门快闪存储器1上方形成导电线以电性连接至三维与门快闪存储器1。在本实施例中，在作为源极的第一源极/漏极柱136上方形成并与其电性连接的一些导电线作为源极线，在作为漏极的第二源极/漏极柱138上方形成并与其电性连接的其他导电线作为位线，且这些源极线与位线彼此平行排列而彼此不接触。
84.以下对三维与门快闪存储器1中的存储单元160的操作进行说明。
85.对于三维与门快闪存储器1来说，可个别地对每一个存储单元160进行操作。可对存储单元160的第一源极/漏极柱136、第二源极/漏极柱138与对应的导体层154(可视为栅极或字线)施加操作电压，来进行写入(编程)操作、读取操作或擦除操作。在读取操作期间，如图4b所示，将电压施加在选定的导体层154(可视为栅极或字线)。当施加的电压高于对应的存储单元160的阈值电压(v
th
)时，与选定的导体层154相交的垂直通道结构130的通道层132中的通道区会被导通。在此情况下，电流会从位线进入第二源极/漏极柱138(可视为漏极柱)通过导通的通道区(例如箭头e1、e2所指的方向)而流到第一源极/漏极柱136(可视为源极柱)，最后流向源极线。同一垂直通道结构130上的每一个存储单元160为并联电性连接。
86.请参照图5，在进行栅极替换工艺之后，可形成介电材料以填入开口30中并延伸覆盖堆叠结构210的顶面。接着，进行平坦化工艺(例如cmp工艺)，以移除堆叠结构210的顶面
上多余的介电材料，从而在开口30中形成介电层230。在此情况下，介电层230的顶面可与堆叠结构210的顶面共平面。在一实施例中，介电材料包括氧化硅、氮化硅、氮氧化硅或其组合。
87.在另一实施例中，在进行栅极替换工艺之后，可共形形成介电材料以填入开口30中并延伸覆盖堆叠结构210的顶面。之后，在介电材料上形成导体材料。接着，进行平坦化工艺(例如cmp工艺)，以移除堆叠结构210的顶面上多余的介电材料与导体材料，从而在开口30中形成复合结构330。在此情况下，复合结构330的顶面可与堆叠结构210的顶面共平面。如图6所示，复合结构330包括导体特征334与包覆导体特征334的介电层332。在一实施例中，介电材料包括氧化硅、氮化硅、氮氧化硅或其组合，而导体材料包括多晶硅、非晶硅、钨(w)、钴(co)、铝(al)、硅化钨(wsi
x
)或硅化钴(cosi
x
)。在本实施例中，介电层332可用以电性隔离导体特征334与导体层154(或停止层108)。
88.上述的实施例的三维与门快闪存储器1是以氧化物/氮化物/氧化物最后(ono last)工艺来形成电荷存储层120。但本发明不以此为限，在其他实施例中，三维与门快闪存储器2亦可以ono优先(ono first)工艺来形成电荷存储层220，详细说明请参照以下段落。
89.图7a与图7b是依照本发明其他实施例的一种三维与非门(nand)快闪存储器的剖面示意图与平面示意图。
90.请参照图7a，提供一种三维与非门(nand)快闪存储器2。3d nand快闪存储器2包括基底500。停止层508形成在基底500上。停止层508包括多晶硅层，其可作为3d nand快闪存储器2的共用源极平面(或共用源极线)。堆叠结构510形成在停止层508上方。堆叠结构510包括交替堆叠的多个介电层512与多个导体层554。导体层554可视为栅极或字线。垂直通道结构530可包括电荷存储层520、通道层532以及绝缘柱534。参照图7a，绝缘柱534可贯穿盖层516、堆叠结构510以及停止层508，并且部分地延伸到基底500中。通道层532与导电插塞531物理接触。通道层532可覆盖绝缘柱534的侧壁与底面，而导电插塞531可密封绝缘柱534的顶面。在此情况下，通道层532可完全包覆绝缘柱534的所有表面。电荷存储层520可配置在通道层532与堆叠结构510之间。通道层532与停止层508之间的电荷存储层520被移除。电荷存储层520直接接触停止层508。
91.图7b是沿着图7a的b-b切线的平面示意图。通道层532侧向环绕绝缘柱534。电荷存储层520侧向环绕通道层532。绝缘柱534、通道层532以及电荷存储层520的材料分别与前面段落中描述的绝缘柱134、通道层132以及电荷存储层120的材料相同。
92.综上所述，本发明本实施例将多个狭缝开孔离散形成在所述多个垂直通道结构之间，以增加栅极替换工艺中牺牲层的移除效率以及导体层的填入效率，进而提升三维快闪存储器的良率。在此情况下，本实施例不仅可解决现有存储器的工艺瓶颈，还可增加单位芯片面积的存储单元的数量，进而提升存储器的集成度与面积利用率。