芯片接口电路和芯片的制作方法

1.本公开涉及一种芯片领域，尤其涉及一种芯片接口电路以及使用该电路的芯片。


背景技术：

2.为了保证芯片的正常工作，芯片在封装前后都需要进行测试。这些测量用的高压需要与芯片中在电源电压下工作的芯片主体电路隔离，以防止高压对主体电路的伤害。为此，需要在常规电路的入口处设置接口电路。相应的接口在设计时会使用耐压特性更好的高压管，用于隔离测试高压对芯片主体电路的伤害。
3.随着便携式电子产品变得越来越微型化，工作电源电压也越来越低，但测试的外灌高压和需要监控的操作高压保持不变。这就使得接口电路高压管的阈值电压相对于芯片的电源电压而显得过大，导致接口速度差。在某些工艺偏差较大的场合，阈值电压甚至可能接近电源电压，导致接口无法正常工作。
4.为此，需要一种改进设计的芯片接口电路。


技术实现要素：

5.本公开要解决的一个技术问题是提供一种改进的芯片接口电路，该电路使用低压管结合分压电路实现芯片接口电路，由于低压管的阈值电压小，使得即便在更低的电源电压下工作，接口电路仍然能够实现良好的速度特性。
6.根据本公开的第一个方面，提供了一种芯片接口电路，包括：分压电路，包括第一电阻、第二电阻和开关；输入门电路，包括第一pmos晶体管和第一nmos晶体管；其中，所述第一电阻的一端连接输入端(pad)，另一端连接第一节点(a)；所述第二电阻的一端连接所述第一节点，另一端连接第二节点(b)；所述开关的一端连接所述第二节点，另一端接地；所述第一pmos晶体管的源极连接电源电压，栅极连接第一节点(a)，漏极连接第一端子(pin2)；所述第一nmos晶体管的源极接地，栅极连接第一节点(a)，漏极连接所述第一端子，其中，所述第一端子用于连接芯片主体电路，所述开关在所述输入端接收到高压的输入电压时导通。
7.可选地，所述第一pmos晶体管和所述第一nmos晶体管是低压mos晶体管。
8.可选地，所述开关是第二nmos晶体管(n0)，所述第二nmos晶体管的漏极连接所述第二节点，栅极连接第二端子，源极接地，所述第二端子在所述输入电压为高压时为所述第二nmos晶体管提供导通电压。
9.可选地，所述第二nmos晶体管是低压mos晶体管。
10.可选地，输入高压为v
pad
，第一电阻的电阻值为r1，第二电阻的电阻值为r2，并且所述第一pmos晶体管和所述第二nmos晶体管的耐压值要大于v
pad
*r2/(r2+r1)的值。
11.可选地，所述输入端与如下至少一项连接：与芯片外部管脚连接的焊盘；静电放电模块；高压输入输出选通电路。
12.可选地，所述输入高压包括如下至少一项：由芯片外部管脚经由所述焊盘输入的
外部测试高压；以及芯片内的电荷泵产生的内部高压。
13.可选地，所述输入端接入由芯片选通管脚输入的外部测试高压，并将所述外部测试高压经由接通的高压输入输出选通电路提供给存储单元阵列。
14.根据本公开的第二个方面，提供了一种芯片，包括如第一方面所述的芯片接口电路。
15.由此，本发明的芯片接口电路能够通过引入分压电路实现由低压管组成的输入门电路。分压支路可在高压测试时被接通，并且可以通过合理选择分压电路中的电阻比例来确保mos管上的电压不超过低压管的耐受电压。由此，可以实现更好的低压特性，并且尤其适用于工作电压已接近高压管阈值电压的低工作电压芯片。
附图说明
16.通过结合附图对本公开示例性实施方式进行更详细的描述，本公开的上述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施方式中，相同的参考标号通常代表相同部件。
17.图1示出了包含根据本发明一个实施例的存储器芯片的系统的简化示意图。
18.图2示出了一个8管脚存储器芯片的顶视图的例子。
19.图3示出了芯片接口电路的一个例子。
20.图4示出了用于存储器芯片的高压输入输出选通电路的一个例子。
21.图5示出了根据本发明一个实施例的芯片接口电路的组成示意图。
具体实施方式
22.下面将参照附图更详细地描述本公开的优选实施方式。虽然附图中显示了本公开的优选实施方式，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。
23.参照附图将更详细地描述各个实施例。然而，本发明可以不同的形式实施，并不应被解释为受限于本文所阐述的实施例。相反的，提供这些实施例以便使本公开将是彻底且完整的，并且将本发明的范围充分地传达给本领域的技术人员。在本公开中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
24.注意的是，附图是简化的原理图，因此不一定按比例绘制。在一些情况下，附图的各个部分可能已经被夸大，以便更清楚地说明所示实施例的某些特征。
25.进一步注意的是，在下面的描述中，阐述了具体的细节以便于理解本发明，然而，可在没有这些具体细节的一部分的情况下实践本发明。另外，注意的是，公知的结构和/或过程可能仅被简略地描述或者根本不被描述，以避免用不必要的公知细节来掩盖本公开。
26.还应注意，在一些情况下，对于相关领域的技术人员显而易见的是，除非另有特别说明，所描述的一个实施例相关的元件(也被称为特征)可以单独使用或与另一个实施例的其它元件组合使用。另外，如下对“第一”、“第二”甚至“第三”的使用，旨在对相同类别的不同对象加以区分以方便描述，而非对重要性或是先后次序的暗示。
27.如下将结合附图详细描述本发明的各个实施例，并且为了便于理解，首先将结合
图1描述本发明中芯片的应用环境。
28.图1示出了包含根据本发明一个实施例的存储器芯片的系统的简化示意图。所述系统10可以实现为电子装置，并且装置10可以如图所示包括主机200和存储器300，并经由总线100进行通信。
29.在此，主机200是指实现该装置10关键功能的部分，即，装置10的主要部分，并且主机200(或者说装置10)可以是任何适当的电子装置。在一个实施例中，装置10可以是电子设备，包括但不限于例如诸如移动电话、平板电脑、可穿戴设备(例如tws耳机)和膝上型计算机的便携式电子装置或诸如台式计算机、游戏机、电视机、机顶盒和投影仪的非便携式电子装置，甚至是诸如独立设置的传感器的工业物联网设备。此时，存储器300可以是为独立电子设备提供存储服务的装置。
30.在其他实施例中，装置10也可以是具有相对独立功能的电子器件(这些电子器件通常是组成电子设备的关键器件)，例如独立贩售的智能屏幕、主控芯片、摄像头组件等。这些电子器件通常需要被组装，例如，智能屏幕被组装至手机，才能为消费者(例如，购买手机的用户)提供服务。此时，存储器300可以是为电子器件提供必要存储服务的器件。
31.在此，主机200可以实现为或者包括微控制器、微处理器、专用集成电路(asic)或是专用标准产品(assp)，并且如图所示经由总线100耦接至作为从属设备的存储器300。在此，总线100被示出为连接在主机200和存储器300之间的双向箭头，以指示经由主线实现的主机200和存储器300之间的双向信息传输。
32.一个实施例中，总线100可以实现为接口总线，例如串行外围接口(spi)总线，并且实际可以包括多条连接线来实现指令、地址和数据的传输。为此，主机200中用于实现各种功能的不同芯片之间，以及主机200与存储器芯片300之间，能够经由总线100进行通信。总线100包括的多条连接线可以与主机200和存储器300双方提供的接口相连接，并且主机200和存储器300可以各自包括用于进行如上连接的管脚。
33.在一个优选实施例中，存储器300可以实现为具有spi接口的闪存设备，尤其是nor闪存和nand闪存，能够经由串行接口(管脚)进行数据的顺序存取并且适用于诸如语音、图像、程序代码和数据存储等诸多应用具体地，存储器300能够通过在芯片选通(cs)管脚上接收到的芯片选通信号被启用(例如，规定的有效“断言”信号)，并且能够经由数据输入(si)管脚、数据输出(so)管脚、和时钟(clk)管脚来实现数据存取。
34.图2示出了一个8管脚存储器芯片的顶视图的例子。如图所示，该存储器芯片是sop封装芯片，并且具有8个管脚。其中1号管脚、5号管脚、2号管脚和6号管脚，分别对应于如上所述的芯片选通(cs)管脚、数据输入(si)管脚、数据输出(so)管脚、和时钟(clk)管脚。1号管脚示出为“cs#”，其中“#”用于表示该信号低电平有效。进一步地，6号管脚示出为“sclk”，其中“clk”之前的“s”用于指示该信号是来自外部的系统时钟，以便于存储器内部的“内部时钟”加以区别。
35.为了能够正常进行操作，存储器300可以包括用于接收外部电源的电源接口，例如图2所示的8号管脚，即，用于接收外部电压vcc(例如，第一电压)的管脚，上述管脚例如从系统(例如，电子装置10)的电源设备获取电力供应，进一步地，存储器300还可以包括连接至系统地的管脚，例如用于接地并提供地电压vss的4号管脚。存储器芯片还可以包括3号管脚(写保护wp)和7号管脚(保持hold)。
36.进一步地，在不同的数据传输模式下，芯片的部分管脚可以复用为io管脚。si管脚、so管脚、wp管脚、hold管脚可以在存储器芯片的“quadspi”模式下用作图2括号中所示的io0～io3管脚，由此使得存储器芯片以常规模式的四倍速率进行数据收发。
37.另外，虽然图2示出的存储器芯片是具有8个管脚的sop封装芯片，但应该理解的是，本发明的原理同样适用于其他封装类型的存储器芯片，例如son和fbga封装的芯片，并且主机200同样能够通过总线100与这些芯片的相应的焊盘端子或是焊料微球相连接。这些芯片的外接端口(例如，焊盘端或是焊料微球)也可以看作是存储器芯片的管脚。换句话说，本发明对存储器芯片的端口形态不做限制。
38.一颗芯片除了实现其设计功能的主体电路之外，在主体电路之外还存在其他一些模块和接口电路，用以保证芯片的正常工作。图3示出了芯片接口电路的一个例子。该芯片接口电路可以作为各类芯片的接口电路，尤其可以用作图1所示的存储器芯片300的芯片接口电路。
39.为了方便理解，在此对本发明使用的“焊盘”、“管脚”、“端口”和“端子”的指代进行说明。芯片内部的net(电路网络)需要要引到芯片外部进行封装，但因为金属线的宽度太细，不能承受焊接的压力，就需要先连接到一块大的金属块，以大金属块作为支撑，可以将这个承受压力的大金属块称为“焊盘(pad)”。芯片内的信号输入输出端口和焊盘作为一个整体引到芯片外，可以统称为芯片的“管脚”例如图2所示的8个伸出的管脚。在son和fbga封装中，图3所示的焊盘(pad)也可作为芯片外接信号的焊盘端或焊料微球本身，并且可以“管脚”和焊盘端或焊料微球都可以是芯片与外界交互的“端口”。无论何种实现，pad都与芯片与外界进行信息交互的端口相连。而芯片内部各个电路模块的输入/输出，如图3-5中的pin，则可被称为端子。
40.在此，虽然图中未示出，但可以认为pad是直接与外部信息进行交互的端口，或是与芯片外部引脚直接相连。pin2则与芯片主体电路相连。在芯片是存储器芯片的情况下，芯片主体电路可以指代用于实现存储器功能的、主要在硅片上实现的电路，例如可以包括存储阵列、电荷泵、寻址单元、控制逻辑电路和各类寄存器。
41.如图3所示，从pad引入的信号在通过pin2进入芯片主体电路之前，还设有高压输入输出选通电路310支路和esd模块320支路，并且需要通过由高压管组成的输入门(inputgate)330。
42.为了保证芯片的正常工作，芯片在封装前后都需要进行测试。这就需要高压输入输出选通电路310能够将测试的外灌高压传送到需要接收该外灌高压的电路，并将需要监控的操作高压引出。图4示出了用于存储器芯片的高压输入输出选通电路的一个例子。该存储器芯片可以是诸如nand或是nor的闪存芯片。由于闪存芯片中采用了独特的浮栅设计，在擦除和写入操作中需要高压将电子送入浮栅或是从浮栅中拉出，因此存储器芯片中需要包括电荷泵模块，用于产生操作高压，例如擦除高压verase和编程(写入)高压vpgm。在此，“高压”是相对于芯片工作电压而言的，例如，高于芯片工作电压三倍、五倍甚至十倍的操作电压。例如，nand或是nor的闪存芯片工作电压为0.6v，但其需要约为12v的擦除电压，为此该12v的擦除电压可以被称为擦除“高压”。
43.在芯片正常操作期间(即，芯片的使用模式下)，例如芯片的正常擦除或是写入操作期间，可以直接由电荷泵产生擦除高压verase和编程高压vpgm，用于存储单元阵列的擦
除和写入。但在芯片测试期间(即，芯片的测试模式下)，则需要对电荷泵的操作电压产生以及存储阵列在相应电压下的操作进行分开测试。为此，如图4所示，在进行高压操作测试时，开关s1需要保持闭合。在电荷泵操作高压监控时，开关s2闭合，由此pin1可以连接电荷泵的输出端，并测试电荷泵产生的操作电压vout是否符合测试要求。例如，pad可以外接示波器，并在s1和s2闭合的情况下(并在相应的电荷泵控制指令下)读取电荷泵的操作电压vout，从而能够根据示波器上的波形判断电荷泵是否正常工作。而在施加外灌电压时，可以通过pad施加高压，此时s3闭合，pin1连接存储单元阵列，由此测试存储单元阵列在相应的擦除高压verase和编程高压vpgm下(并在相应的擦除或是写入的控制指令下)是否能够正常实现擦除和写入。换句话说，图4中的开关s1可以看作是图3所示的高压输入输出选通电路310，或是开关s1、s2和s3的结合共同看作是高压输入输出选通电路310。由于需要耐受高压，因此开关s1、s2和s3都可由高压管实现。另外，虽然图4中示出了连接电荷泵输出高压，连接存储阵列单元输入高压的例子，但是在其他实施例中，例如存储器芯片之外的其他芯片中，pin1也可以连接不同的电路，例如其他需要输出高压，或是接收输入测试高压的电路，本发明对此不做限制。
44.图3所示的另一条支路，esd模块320，则是用于针对静电放电(esd:electrostatic discharge)设计的保护电路。在芯片生产、组装、测试、存放、搬运等过程中在人体、仪器或设备中累积的静电，甚至元器件累积的静电，会在某些物体接触时形成放电路径。由于瞬间电压非常高(》几千伏)，因此静电放电会对电子元件或系统造成不可逆的损害，使得预防静电损伤是所有ic设计和制造所必须考虑的问题。例如，一个典型的esd模块可以利用钳位二极管再串联一个高电阻实现。钳位二极管的反向截止特性使得esd模块支路在正常工作时处于断开状态，而外界有静电时发生雪崩击穿而形成旁路通路进而保护了芯片主体电路。由于静电需要即时被泄放掉，因此esd模块通常设置在芯片输入端的pad旁边，而不是芯片内部(例如，不能设置在pin2之后)。
45.无论是电路310选通的测量用高压，还是esd模块形成旁路通路的静电放电保护，都需要与芯片中在电源电压下工作的芯片主体电路隔离，以防止高压对主体电路的伤害。为此，需要在常规电路的入口处，即在pin2之前，连接输入门。在本发明中，可以将高压输入输出选通电路310、esd模块320和输入门330共同称为芯片接口电路。也可以将用于将高压旁路(图3中的310和320)与内部芯片主体电路各类的电路单独称为“芯片接口电路”，换句话说，图3中可以将由一个pmos晶体管p1和一个nmos晶体管n1组成的输入门看作是“芯片接口电路”。(另外，虽然图中未示出，但应该理解p1和n1实质上构成了一个反向器，因此其后可以再接入一个反向器，使得输入信号不变。但再接入的这个反向器无需用于高压隔离，因此可由普通低压晶体管实现，甚至可以在芯片内部电路实现，因此在本发明用于进行高压隔离的芯片接口电路的描述中被省略。)
46.如前所述结合图4所示，在测试时可以从pad输入高压，经过高压输入输出选通电路(s1)，将外部输入高压经pin1送到存储器芯片内部；当监控内部操作高压时，从pin1经过高压输入输出选通电路(s1)，将内部高压送到pad上。不管是输入高压还是监控内部高压，pad上高压都会送到输入门mos管p1和n1的栅极。类似地，在存在瞬时静电放电时，p1和n1的栅极也会存在高压。为了防止p1和n1被击穿，设计时必须使用耐压特性更好的高压管，即p1和n1使用高压管实现。
47.然而，随着便携式电子产品变得越来越微型化，工作电源电压也越来越低。但测试的外灌高压和需要监控的操作高压仍然保持不变。这就使得高压管的阈值电压相对于芯片的电源电压而显得过大，导致接口速度变差。在某些工艺偏差较大的场合，阈值电压甚至可能接近电源电压，导致接口无法正常工作。为此，本发明提供一种改进的芯片接口电路，该电路使用低压管结合分压电路实现芯片接口电路，由于低压管的阈值电压小，使得即便在更低的电源电压下工作，接口电路仍然能够实现良好的速度特性。
48.图5示出了根据本发明一个实施例的芯片接口电路的组成示意图。如图所示，在作为外部输入输出端口的pad与连接芯片主体电路的端子pin2连接之前，仍然包括高压输入输出选通电路510和esd模块520，这两条支路可以看作与图3所示的电路310和模块320相同。进一步地，本发明的芯片接口电路也可以包括输入门电路530，还进一步包括分压电路540。
49.具体地，输入门电路530包括第一pmos晶体管p1和第一nmos晶体管n1。不同于图3示出的高压管p1和n1，图5所示的p1和n1可由低压管实现。
50.p1和n1可由低压管实现的原因在于分压电路的存在。分压电路540包括电阻r1(也可称为“第一电阻”)、电阻r2(也可称为“第二电阻”)和开关。在图5的例子中，开关可由第二nmos晶体管n0实现。类似地，该开关管n0也可由低压管实现。
51.如图所示，电阻r1的一端连接输入端，即pad，另一端连接节点a(也可称为“第一节点”)。电阻r2的一端连接节点a，即，与电阻r1的一端相连；另一端连接节点b(也可称为“第二节点”。开关的一端连接节点b，即与电阻r2的一端相连；另一端接地。
52.p1的源极连接电源电压，栅极连接节点a，漏极连接第一端子，即pin2；n1的源极接地，栅极连接节点a，漏极连接pin2。换句话说，p1和n1是栅极互连，漏极也互连的反相器(如前所述，p1和n1实质上构成了一个反相器，因此其后可以再接入一个反相器，才可使得输入信号不变。但再接入的这个反相器无需用于高压隔离，因此可由普通低压晶体管实现，甚至可以在芯片内部电路实现，因此在本发明用于进行高压隔离的芯片接口电路的描述中被省略)。
53.pin2用于连接芯片主体电路，开关可以在pad接收到高压的输入电压时导通。在此，pad收到高压的输入电压，指的是r1的左侧接收到高压，此输入电压可以是外界输入用于测试内部电路的，例如用于测试存储单元阵列的由芯片外部管脚输入的高压，也可以是由内部电压输出给pad的(也可以看作是pad上接收到的输入高压)，例如芯片内的电荷泵产生的内部操作高压。在一个实施例中，pad可以接入由芯片选通管脚(例如，图2所示的第一管脚cs)输入的外部测试高压，并将外部测试高压经由接通的高压输入输出选通电路(例如，接通的开关s1)提供给存储单元阵列。
54.在开关由n0实现时，n0的漏极连接节点b，栅极连接第二端子(即，pin0)，源极接地。pin0可以在输入电压为高压时为所述n0提供导通电压。例如，可以设置pin0在高压输入输出选通电路510接通时，为n0的栅极提供持续的导通电压输入。由此，确保分压支路(从节点a到r2、n0并接地的路径)仅在高压输入输出选通电路510接通时工作，而在其他时段(例如，芯片正常使用的模式下)，由于n0栅极无电压输入，因此分压支路断路，不会对芯片主体电路的正常操作产生影响。
55.具体地，在测试阶段，当pad需要输入或输出高压时，开关管n0打开，通过r1/r2进
行分压，节点a电压＝v(pad)*r2/(r1+r2)。可以合理选择r1和r2的阻值比值，使得节点a的电压在低压管p1和n0耐压范围之内，可有效防止低压管被击穿，改善接口输入速度，防止电源电压无法工作现象发生。正常使用阶段，开关管n0关闭，不影响信号正确输入。
56.由此，通过引入分压电路，实现接口采用低压管设计的方案。低压mos管相较于高压管的阈值电压小，可在更低的电源电压下工作，具有良好的速度特性。由低压管实现的输入门电路为此也能够获得更好的接口速度，防止低电源电压下无法工作的情况出现。
57.虽然本发明尤其适用于实现为低电源电压芯片的接口电路，但也同样适用于高电源电压芯片。这是因为在高电源电压下，虽然现有技术中的高压管可以正常工作，但是速度特性不佳。使用本发明的芯片接口电路通过分压电路实现低压管的使用，能够实现更为良好的速度特性。
58.进一步地，本发明还可以实现为一种芯片，该芯片包括如上所述的芯片接口电路。所述芯片尤其可以是包括电荷泵的闪存芯片，并且在图1所示的结构中，用作为主机200提供存储功能的存储器300。在其他实施例中，本发明也可以实现为其他需要在测试时连通高压的芯片。例如，图1所示的主机200中实现各种功能的芯片。
59.上文中已经参考附图详细描述了根据本发明的芯片接口电路。本发明的芯片接口电路通过引入分压电路实现由低压管组成的输入门电路。分压支路可在高压测试时被接通，并且可以通过合理选择分压电路中的电阻比例来确保mos管上的电压不超过低压管的耐受电压。由此，可以实现更好的低压特性，并且尤其适用于工作电压已接近高压管阈值电压的低工作电压芯片。
60.以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。