一种抗辐射结构的环形压控振荡器电路的制作方法

1.本实用新型涉及集成电路技术领域，具体涉及一种抗辐射结构的环形压控振荡器电路。


背景技术：

2.频率合成器一直为复杂的数字系统提供不同频率的时钟，在许多集成应用中，例如频率合成器和芯片间通信接口，传统上都使用锁相环(pll)电路。然而，辐射对pll电路的影响可能是空间电子系统中的主要问题。高能粒子在空间中的穿透会引起单粒子效应(see)，其中包括单粒子翻转(seu)和单粒子瞬态响应(set)。seu会导致数字电路中逻辑状态的位翻转和故障。另一方面，set会扰乱关键信号并影响模拟电路的性能。在高能粒子的轰击下，锁相环非常容易产生相位或频率偏移，使输出时钟信号失真，导致数据传输错误，严重时甚至能导致航天器的整个通信系统混乱，极大地威胁了航天器的正常工作。因此，我们需要设计一种抗辐射结构的pll，以便在航空航天应用中提供准确而稳定的时钟。
3.在过去的几十年里，关于抗辐射电路设计的广泛研究已经确定了很多抗辐射电路结构，并为航空航天系统铺平了技术道路。随着深亚微米cmos尺寸的缩小，set的影响在逐渐增加。三模冗余(tmr)技术是防止pll电路中抗单粒子效应的经典方法。但是三模冗余结构占用大量的版图面积和电路功耗，限制了在低功耗电路设计中的使用。
4.研究锁相环的抗辐射加固技术既具有重要的科研价值又具有实际的应用价值。其中，压控振荡器是锁相环的核心部分，当see发生在压控振荡器的延时链上时，会产生瞬态的输出时钟或者相位，甚至会导致pll失锁现象发生。因此，研究抗辐射结构的压控振荡器电路 (vco)具有十分重要的意义。


技术实现要素：

5.针对现有技术的不足，本实用新型提供了一种抗辐射结构的环形压控振荡器电路，通过调整延迟单元的尾电流的偏置电压，通过改变延迟单元电流的大小，从而改变输出频率，差分延迟单元的结构增加了压控振荡器对电源噪声的抑制能力。交叉耦合结构的环形压控振荡器能够增加对see效应的抗辐射能力，对差分延迟单元的尾电流进行分流也能提高延迟单元的抗辐射能力。
6.本实用新型通过以下技术方案予以实现：
7.一种抗辐射结构的环形压控振荡器电路；包括振荡器核心单元、比较器单元和差分延迟单元；
8.所述振荡器核心单元由4级所述差分延迟单元交叉级联构成的环形振荡结构；每级所述差分延迟单元由2组输入差分对管、电流源和负载晶体管构成；
9.所述比较器单元包括放大器电路、共模反馈电路和缓冲单元；所述放大器电路包括两个差分输入端和输出端，输入端接所述差分延迟单元的输出outp、outn，输出端分别与所述缓冲单元的输入以及所述共模反馈电路的电阻相连；所述缓冲单元由4级反相器组成，
所述放大器电路的输出通过所述缓冲单元转为轨到轨输出的脉冲信号。
10.优选的，所述差分延迟单元由pmos管mp1、mp2、mp3、mp4、mp5、 mp6、mp7、mp8、mp9、mp10、mp11、mp12和nmos管mn1、mn2、mn3、 mn4、mn5、mn6、mn7、mn8构成；
11.差分输入信号inpa、inna分别与mn1、mn2的栅极相连，mn1、 mn2的源极与mn3、mn4的漏极相连，尾电流控制信号vctrla与mn3、 mn4的栅极相连，偏置电压信号vp与mp1、mp2、mp3、mp4的栅极相连，mp1的漏极与mp5的源极相连，mp4的漏极与mp6的源极相连， mp5的栅极、漏极与mp2的漏极、mn1的漏极接输出信号outn，mp6 的栅极、漏极与mp3的漏极、mn2的漏极接输出信号outp；
12.差分输入信号inpb、innb分别与mn5、mn6的栅极相连，mn5、 mn6的源极与mn7、mn8的漏极相连，尾电流控制信号vctrlb与mn7、 mn8的栅极相连，偏置电压信号vp与mp7、mp8、mp9、mp10的栅极相连，mp7的漏极与mp11的源极相连，mp10的漏极与mp12的源极相连，mp11的栅极、漏极与mp8的漏极、mn5的漏极接输出信号outn， mp12的栅极、漏极与mp9的漏极、mn6的漏极接输出信号outp；
13.差分输入信号inpa、inna对应的输出信号outn、outp分别与差分输入信号inpb、innb对应的输出信号outn、outp连接，作为所述差分延迟单元的整体输出信号；
14.pmos管mp1、mp2、mp3、mp4、mp7、mp8、mp9、mp10的源极接电源vdd，mp1、mp2、mp3、mp4、mp5、mp6、mp7、mp8、mp9、mp10、 mp11、mp12的衬底接电源vdd；nmos管mn3、mn4、mn7、mn8的源极接地gnd，mn1、mn2、mn3、mn4、mn5、mn6、mn7、mn8的衬底接地 gnd。
15.优选的，所述比较器单元具体由pmos管mp1、mp2、mp3、mp4、 mp5、mp6、mp7、mp8、mp9、mp10、mp11、mp12、mp13、mp14、mp15、 mp16、mp17、mp18与nmos管mn1、mn2、mn3、mn4、mn5、mn6、mn7、 mn8、mn9、mn10、mn11、mn12、mn13、mn14、mn15、mn16、mn17、mn18、 mn19以及电阻r1、r2组成；
16.差分输入信号vinp、vinn分别与输入管mn1、mn2的栅极相连，偏置电压vn1与mn4、mn6、mn8的栅极相连，偏置电压vn2与mn3、 mn5、mn7的栅极相连，偏置电压vp1与mp1、mp3、mp5的栅极相连，偏置电压vp2与mp2、mp4的栅极相连，mn1、mn2的源极与mn3的漏极相连，mn1的漏极与mp1的漏、mp2的源极相连，mn2的漏极与mp3 的漏极、mp4的源极相连，mp2的漏极、mn5的漏极与电阻r1的左侧端口接信号voutn1，mp4的漏极、mn7的漏极与电阻r2的右侧端口接信号voutp1，mn5的源极与mn6的漏极和mp7的漏极相连，mn7的源极与mn8的漏极和mp6的漏极相连；
17.电阻r1、r2和mp8、mn9、mp10、mn11组成的传输门以及mp9、 mn10管搭建的mos电容，共同构成共模反馈电路；r1的右侧端口与 mp8和mn9漏极相连，r2的左侧端口信号与mp10、mn11的源极相连， mp8、mn9的源极与mp10、mn11的漏极以及mp9、mn10的栅极连接共模反馈信号vcmfb，mp9的源极、漏极接电源vdd，mn10的源极、漏极接地gnd，mp8、mp10的栅极接地gnd，mn9、mn11的栅极接电源 vdd，mp5的漏极与mp6、mp7的源极相连，vcmfb接mp6、mp7的栅极；
18.信号voutn1、voutp1分别经过4级反相器缓冲后，得到轨到轨输出的脉冲信号voutn、voutp；
19.voutn1作为mp11、mn12的栅极输入，mp11、mn12的漏极与mp12、 mn13的栅极和mp16、mn17的漏极以及mp17、mn18的栅极连接，mp12、 mn13的漏极与mp13、mn14的栅极和
mp15、mn16的漏极以及mp16、 mn17的栅极连接，mp13、mn14的漏极与mp14、mn15的栅极连接，mp14、 mn15的漏极接输出信号voutn；voutp1作为mp15、mn16的栅极输入， mp15、mn16的漏极与mp16、mn17的栅极和mp12、mn13的漏极以及 mp13、mn14的栅极连接，mp16、mn17的漏极与mp17、mn18的栅极和 mp11、mn12的漏极以及mp12、mn13的栅极连接，mp17、mn18的漏极与mp18、mn19的栅极连接，mp18、mn19的漏极接所述比较器单元的输出信号voutp；
20.pmos管mp1、mp3、mp5、mp11、mp12、mp13、mp14、mp15、mp16、 mp17、mp18的源极接电源vdd，pmos管mp1、mp2、mp3、mp4、mp5、 mp6、mp7、mp8、mp9、mp10、mp11、mp12、mp13、mp14、mp15、mp16、 mp17、mp18的衬底接电源vdd，nmos管mn4、mn6、mn8、mn12、mn13、 mn14、mn15、mn16、mn17、mn18、mn19的源极接地gnd，nmos管mn1、 mn2、mn3、mn4、mn5、mn6、mn7、mn8、mn9、mn10、mn11、mn12、mn13、 mn14、mn15、mn16、mn17、mn18、mn19的衬底接地gnd。
21.优选的，所述振荡器电路的整体电路由所述差分延迟单元 vco_cell1、vco_cell2、vco_cell3、vco_cell4、vco_cell5、 vco_cell6、vco_cell7、vco_cell8和所述比较器单元cmp组成；
22.其延迟单元vco_cell1的输入端口inpa与延迟单元vco_cell5 的输入端口inpb以及延迟单元vco_cell4的输出端口outp连接，延迟单元vco_cell1的输入端口inna与延迟单元vco_cell5的输入端口innb以及延迟单元vco_cell4的输出端口outn连接，延迟单元 vco_cell1的输入端口inpb与延迟单元vco_cell5的输入端口inpa 以及延迟单元vco_cell8的输出端口outp连接，延迟单元vco_cell1 的输入端口innb与延迟单元vco_cell5的输入端口inna以及延迟单元vco_cell8的输出端口outn连接，延迟单元vco_cell1的输出端口outn与延迟单元vco_cell2的输入端口inpa以及延迟单元 vco_cell6的输入端口inpb连接，延迟单元vco_cell1的输出端口 outp与延迟单元vco_cell2的输入端口inna以及延迟单元 vco_cell6的输入端口innb连接，延迟单元vco_cell5的输出端口 outn与延迟单元vco_cell6的输入端口inpa以及延迟单元 vco_cell2的输入端口inpb连接，延迟单元vco_cell5的输出端口 outp与延迟单元vco_cell6的输入端口inna以及延迟单元 vco_cell2的输入端口innb连接；延迟单元vco_cell2的输出端口 outn与延迟单元vco_cell3的输入端口inpa以及延迟单元 vco_cell7的输入端口inpb连接，延迟单元vco_cell2的输出端口 outp与延迟单元vco_cell3的输入端口inna以及延迟单元 vco_cell7的输入端口innb连接；
23.延迟单元vco_cell6的输出端口outn与延迟单元vco_cell7的输入端口inpa以及延迟单元vco_cell3的输入端口inpb连接，延迟单元vco_cell6的输出端口outp与延迟单元vco_cell7的输入端口 inna以及延迟单元vco_cell3的输入端口innb连接；延迟单元vco_cell3的输出端口outn与延迟单元vco_cell4的输入端口inpa 以及延迟单元vco_cell8的输入端口inpb连接，延迟单元vco_cell3 的输出端口outp与延迟单元vco_cell4的输入端口inna以及延迟单元vco_cell8的输入端口innb连接；延迟单元vco_cell7的输出端口outn与延迟单元vco_cell8的输入端口inpa以及延迟单元 vco_cell4的输入端口inpb连接，延迟单元vco_cell7的输出端口 outp与延迟单元vco_cell8的输入端口inna以及延迟单元 vco_cell4的输入端口innb连接；
24.延迟单元vco_cell4和vco_cell8的输出端口outp、outn分别与所述比较器单元cmp正输入和负输入端口连接，所述比较器单元的输出信号为vop、von；
25.偏置电压vp为延迟单元vco_cell1、vco_cell2、vco_cell3、 vco_cell4、vco_cell5、vco_cell6、vco_cell7、vco_cell8的负载 pmos管提供偏置电压，控制电压vctrla、vctrlb分别为延迟单元 vco_cell1、vco_cell2、vco_cell3、vco_cell4、vco_cell5、vco_cell6、vco_cell7、vco_cell8提供尾电流控制电压。
26.本实用新型的有益效果为：
27.本实用新型通过调整延迟单元的尾电流的偏置电压，通过改变延迟单元电流的大小，从而改变输出频率，差分延迟单元的结构增加了压控振荡器对电源噪声的抑制能力。交叉耦合结构的环形压控振荡器能够增加对see效应的抗辐射能力，对差分延迟单元的尾电流进行分流也能提高延迟单元的抗辐射能力。
附图说明
28.为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
29.图1是本实用新型的电路框图；
30.图2是本实用新型中采用的差分延迟单元电路图；
31.图3是本实用新型中采用的比较器单元电路图。
具体实施方式
32.为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
33.请参阅图1～3所示，本实施例具体公开提供了一种抗辐射结构的环形压控振荡器电路的技术方案，包括振荡器核心单元、比较器单元和差分延迟单元；
34.所述振荡器核心单元由4级所述差分延迟单元交叉级联构成的环形振荡结构；每级所述差分延迟单元由2组输入差分对管、电流源和负载晶体管构成；比较器单元用于提供全摆幅的输出信号，延迟单元通过改变尾电流大小产生不同的振荡频率，延迟单元包括负载晶体管、电流源和差分输入对管，电流源nmos管需要分裂成多个晶体管并联提供电流，当其中一个电流管受到see轰击时，其它尾电流能够继续提供稳定的电流，晶体管分裂的方式能够增加电路的抗辐射能力。通过改变尾电流的电流大小，调节振荡器输出频率。这2组延迟单元结构、尺寸完全相同。其中，尾电流需要进行分裂，将一个晶体管分裂成2个或多个晶体管并联，避免单粒子同时击中尾电流管。将2组差分延迟单元的输出相连，增加对单粒子的抗干扰能力。环形压控振荡器采用将2条级联反馈环路的输入输出信号交叉耦合连接的结构，此结构增强了压控振荡器对see轰击的抗辐射能力。
35.所述比较器单元包括放大器电路、共模反馈电路和缓冲单元；所述放大器电路包括两个差分输入端和输出端，输入端接所述差分延迟单元的输出outp、outn，输出端分别与
所述缓冲单元的输入以及所述共模反馈电路的电阻相连；采用电阻检测的共模反馈方式，反馈仅可以控制一小部分电流，以提供较好的稳定特性所述缓冲单元由4级反相器组成，所述放大器电路的输出通过所述缓冲单元转为轨到轨输出的脉冲信号。
36.具体的，所述差分延迟单元由pmos管mp1、mp2、mp3、mp4、mp5、 mp6、mp7、mp8、mp9、mp10、mp11、mp12和nmos管mn1、mn2、mn3、 mn4、mn5、mn6、mn7、mn8构成；
37.差分输入信号inpa、inna分别与mn1、mn2的栅极相连，mn1、 mn2的源极与mn3、mn4的漏极相连，尾电流控制信号vctrla与mn3、 mn4的栅极相连，偏置电压信号vp与mp1、mp2、mp3、mp4的栅极相连，mp1的漏极与mp5的源极相连，mp4的漏极与mp6的源极相连， mp5的栅极、漏极与mp2的漏极、mn1的漏极接输出信号outn，mp6 的栅极、漏极与mp3的漏极、mn2的漏极接输出信号outp；
38.差分输入信号inpb、innb分别与mn5、mn6的栅极相连，mn5、 mn6的源极与mn7、mn8的漏极相连，尾电流控制信号vctrlb与mn7、 mn8的栅极相连，偏置电压信号vp与mp7、mp8、mp9、mp10的栅极相连，mp7的漏极与mp11的源极相连，mp10的漏极与mp12的源极相连，mp11的栅极、漏极与mp8的漏极、mn5的漏极接输出信号outn， mp12的栅极、漏极与mp9的漏极、mn6的漏极接输出信号outp；
39.差分输入信号inpa、inna对应的输出信号outn、outp分别与差分输入信号inpb、innb对应的输出信号outn、outp连接，作为所述差分延迟单元的整体输出信号；
40.pmos管mp1、mp2、mp3、mp4、mp7、mp8、mp9、mp10的源极接电源vdd，mp1、mp2、mp3、mp4、mp5、mp6、mp7、mp8、mp9、mp10、mp11、mp12的衬底接电源vdd；nmos管mn3、mn4、mn7、mn8的源极接地gnd，mn1、mn2、mn3、mn4、mn5、mn6、mn7、mn8的衬底接地 gnd。
41.具体的，所述比较器单元具体由pmos管mp1、mp2、mp3、mp4、 mp5、mp6、mp7、mp8、mp9、mp10、mp11、mp12、mp13、mp14、mp15、 mp16、mp17、mp18与nmos管mn1、mn2、mn3、mn4、mn5、mn6、mn7、 mn8、mn9、mn10、mn11、mn12、mn13、mn14、mn15、mn16、mn17、mn18、 mn19以及电阻r1、r2组成；
42.差分输入信号vinp、vinn分别与输入管mn1、mn2的栅极相连，偏置电压vn1与mn4、mn6、mn8的栅极相连，偏置电压vn2与mn3、 mn5、mn7的栅极相连，偏置电压vp1与mp1、mp3、mp5的栅极相连，偏置电压vp2与mp2、mp4的栅极相连，mn1、mn2的源极与mn3的漏极相连，mn1的漏极与mp1的漏、mp2的源极相连，mn2的漏极与mp3 的漏极、mp4的源极相连，mp2的漏极、mn5的漏极与电阻r1的左侧端口接信号voutn1，mp4的漏极、mn7的漏极与电阻r2的右侧端口接信号voutp1，mn5的源极与mn6的漏极和mp7的漏极相连，mn7的源极与mn8的漏极和mp6的漏极相连；
43.电阻r1、r2和mp8、mn9、mp10、mn11组成的传输门以及mp9、 mn10管搭建的mos电容，共同构成共模反馈电路；r1的右侧端口与 mp8和mn9漏极相连，r2的左侧端口信号与mp10、mn11的源极相连， mp8、mn9的源极与mp10、mn11的漏极以及mp9、mn10的栅极连接共模反馈信号vcmfb，mp9的源极、漏极接电源vdd，mn10的源极、漏极接地gnd，mp8、mp10的栅极接地gnd，mn9、mn11的栅极接电源 vdd，mp5的漏极与mp6、mp7的源极相连，vcmfb接mp6、mp7的栅极；
44.信号voutn1、voutp1分别经过4级反相器缓冲后，得到轨到轨输出的脉冲信号voutn、voutp；
45.voutn1作为mp11、mn12的栅极输入，mp11、mn12的漏极与mp12、mn13的栅极和mp16、mn17的漏极以及mp17、mn18的栅极连接，mp12、 mn13的漏极与mp13、mn14的栅极和mp15、mn16的漏极以及mp16、 mn17的栅极连接，mp13、mn14的漏极与mp14、mn15的栅极连接，mp14、 mn15的漏极接输出信号voutn；voutp1作为mp15、mn16的栅极输入， mp15、mn16的漏极与mp16、mn17的栅极和mp12、mn13的漏极以及 mp13、mn14的栅极连接，mp16、mn17的漏极与mp17、mn18的栅极和 mp11、mn12的漏极以及mp12、mn13的栅极连接，mp17、mn18的漏极与mp18、mn19的栅极连接，mp18、mn19的漏极接所述比较器单元的输出信号voutp；
46.pmos管mp1、mp3、mp5、mp11、mp12、mp13、mp14、mp15、mp16、 mp17、mp18的源极接电源vdd，pmos管mp1、mp2、mp3、mp4、mp5、mp6、mp7、mp8、mp9、mp10、mp11、mp12、mp13、mp14、mp15、mp16、 mp17、mp18的衬底接电源vdd，nmos管mn4、mn6、mn8、mn12、mn13、 mn14、mn15、mn16、mn17、mn18、mn19的源极接地gnd，nmos管mn1、 mn2、mn3、mn4、mn5、mn6、mn7、mn8、mn9、mn10、mn11、mn12、mn13、 mn14、mn15、mn16、mn17、mn18、mn19的衬底接地gnd。
47.具体的，所述振荡器电路的整体电路由所述差分延迟单元 vco_cell1、vco_cell2、vco_cell3、vco_cell4、vco_cell5、 vco_cell6、vco_cell7、vco_cell8和所述比较器单元cmp组成；
48.其延迟单元vco_cell1的输入端口inpa与延迟单元vco_cell5 的输入端口inpb以及延迟单元vco_cell4的输出端口outp连接，延迟单元vco_cell1的输入端口inna与延迟单元vco_cell5的输入端口innb以及延迟单元vco_cell4的输出端口outn连接，延迟单元 vco_cell1的输入端口inpb与延迟单元vco_cell5的输入端口inpa 以及延迟单元vco_cell8的输出端口outp连接，延迟单元vco_cell1 的输入端口innb与延迟单元vco_cell5的输入端口inna以及延迟单元vco_cell8的输出端口outn连接，延迟单元vco_cell1的输出端口outn与延迟单元vco_cell2的输入端口inpa以及延迟单元 vco_cell6的输入端口inpb连接，延迟单元vco_cell1的输出端口 outp与延迟单元vco_cell2的输入端口inna以及延迟单元 vco_cell6的输入端口innb连接，延迟单元vco_cell5的输出端口 outn与延迟单元vco_cell6的输入端口inpa以及延迟单元 vco_cell2的输入端口inpb连接，延迟单元vco_cell5的输出端口 outp与延迟单元vco_cell6的输入端口inna以及延迟单元 vco_cell2的输入端口innb连接；延迟单元vco_cell2的输出端口 outn与延迟单元vco_cell3的输入端口inpa以及延迟单元 vco_cell7的输入端口inpb连接，延迟单元vco_cell2的输出端口 outp与延迟单元vco_cell3的输入端口inna以及延迟单元 vco_cell7的输入端口innb连接；
49.延迟单元vco_cell6的输出端口outn与延迟单元vco_cell7的输入端口inpa以及延迟单元vco_cell3的输入端口inpb连接，延迟单元vco_cell6的输出端口outp与延迟单元vco_cell7的输入端口 inna以及延迟单元vco_cell3的输入端口innb连接；延迟单元 vco_cell3的输出端口outn与延迟单元vco_cell4的输入端口inpa 以及延迟单元vco_cell8的输入端口inpb连接，延迟单元vco_cell3 的输出端口outp与延迟单元vco_cell4的输入端口inna以及延迟单元vco_cell8的输入端口innb连接；延迟单元vco_cell7的输出端口outn与延迟单元vco_cell8的输入端口inpa以及延迟单元 vco_cell4的输入端口inpb连接，延迟单元vco_cell7的输出端口 outp与延迟单元vco_cell8的输入端口inna以及延迟单元 vco_cell4的输入端口innb连接；
50.延迟单元vco_cell4和vco_cell8的输出端口outp、outn分别与所述比较器单元cmp正输入和负输入端口连接，所述比较器单元的输出信号为vop、von；
51.偏置电压vp为延迟单元vco_cell1、vco_cell2、vco_cell3、 vco_cell4、vco_cell5、vco_cell6、vco_cell7、vco_cell8的负载 pmos管提供偏置电压，控制电压vctrla、vctrlb分别为延迟单元 vco_cell1、vco_cell2、vco_cell3、vco_cell4、vco_cell5、 vco_cell6、vco_cell7、vco_cell8提供尾电流控制电压。
52.抗辐射结构的环形压控振荡器电路，双环互锁的环形压控振荡器结构能够有效抑制set对电路的影响，降低输出频率的相位和频率偏移。延迟单元通过改变负载电阻值大小产生不同的振荡频率，延迟单元包括负载晶体管、电流源和差分输入对管；比较器电路将延迟单元的输出信号转为全摆幅输出，通过多级缓冲增加驱动能力。
53.电路连接方式：振荡器核心单元由2条之路的差分延迟单元交叉级联构成，其中每级延迟单元包含2组差分对nmos管mn1、mn2和 mn5、mn6，以及负载管mp1、mp2、mp3、mp4、mp5、mp6和mp7、mp8、 mp9、mp10、mp11、mp12。mp5、mp6、mp11、mp12的栅极和漏极相连， mp1、mp2、mp3、mp4、mp7、mp8、mp9、mp10的栅极与偏置电压vp 相连，源极接电源电压。差分延迟单元vco_cell4、vco_cell8的输出信号outp、outn分别接比较器cmp的的正负输入信号，比较器的输出信号vop、von作为振荡器的输出信号。
54.工作原理：
55.vco由2组环形压控振荡器交叉耦合连接组成，当其中一组vco 受到see轰击时，另一组vco对应的延迟单元输出信号能够对轰击点的电压进行拉升或者降低，对其进行电压补偿，从而减少see对vco 电路的整体影响，提高电路抗辐射能力。将延迟单元内的尾电流管并联成多个晶体管并联，版图布局将电流管分开，防止see同时轰击到电流管，瞬间改变vco的输出频率。比较器cmp内含有共模反馈网络来检测二个输出端的共模电平，并有根据地调节放大器的一个偏差电流，以提供较好的稳定特性。
56.通过改变延迟单元电流的大小，从而改变输出频率，差分延迟单元的结构增加了压控振荡器对电源噪声的抑制能力。交叉耦合结构的环形压控振荡器能够增加对see效应的抗辐射能力，对差分延迟单元的尾电流进行分流也能提高延迟单元的抗辐射能力。
57.以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。