一种高速Flash-SAR混合式模数转换器

一种高速flash-sar混合式模数转换器
技术领域
1.本发明属于芯片技术领域，涉及一种高速快闪型逐次逼近(flash-sar)混合式模数转换器。


背景技术：

2.现如今，随着工艺水平的发展，逐次逼近式模数转换器(sar adc)因其与cmos工艺匹配性好，功耗低，面积小而倍受关注，广泛地应用于图像传感系统、通信系统等系统中，但是sar adc在采样率达到很高时就难以进行高精度的转换，主要原因在于sar adc的逐次逼近的工作方式是串行执行机制，逼近的位数越多，转换总时长就越长。而快闪型模数转换器(flash adc)是并行执行机制，转换速度非常快，可以大幅地提高adc的保持采样率，但用于flash adc的比较器随转换精度呈2n-1数目增长，其中n为转换精度，导致面积和功耗近乎呈2n-1倍增长，这会大幅提高adc的成本，因此flash adc很难用于高精度的转换。
3.目前，对于以sar adc为基础的高速混合式模数转换器，许多高校已经有了研究成果，比如pipeline-sar adc，时间交织型sar adc等。但是pipeline-sar adc需要高增益、高带宽的残差放大器，增加了设计难度，且还会增加功耗；时间交织型sar adc不同通道之间的失配会影响精度，需要额外的校准电路，既增加了电路的面积也增加了功耗。而flash-sar混合式模数转换器既包含了flash adc高速的优点也包含sar adc低功耗的特点，可以在速度、精度、面积、功耗等方面做到了很好的权衡。
4.目前常用的flash-saradc结构中flash部分用温度计编码来控制转换开关，进行采样后电平的逐次逼近的过程。这种方法不仅会使转换开关数目变多，消耗更多的功耗，还会使电容阵列的总体电容增大，造成adc的面积变大，这种结构的flash-sar adc虽然能提高adc的转换速度，但所付出的代价也是很大的。


技术实现要素：

5.为了解决现有技术中存在的问题，本发明提供了一种高速flash-sar混合式模数转换器。利用7位温度计码转3位二进制码的算法，将7个电容值相等的电容c
m1
变为3个电容，电容依次为c
m1
、c
m2
、c
m3
，其中c
m1
＝2c
m2
＝4c
m3
，这不仅大大减少了adc的面积，同时减少了电容充放电所消耗的能量。
6.本发明为实现上述目的所采用的技术方案为：
7.一种高速flash-sar混合式模数转换器，包括采样开关1、采样开关2、前三位粗量化的flash adc、比较器comp、电容式数模转换器(cdac)、逐次逼近寄存器以及数字纠错电路(dec)。
8.所述的采样开关1和采样开关2在时钟信号clk为高电平时，采样开关1和采样开关2开启，输出仅仅跟随输入信号；在clk为低电平时，采样开关1和采样开关2关闭，输出信号为采样开关1和采样开关2关闭时刻的输入信号。采样开关1连接cdac，采样开关2连接flash adc。
9.所述flash adc主要由分压器、开关网络a、开关网络b、d类触发器(dff)、比较器compa、compb和编码器组成。当输入信号通过采样开关2得到的采样信号vp和vn后，vp连接开关网络a的正端和比较器compa的正端，vn连接开关网络a的负端和比较器compa的负端。比较器compa在输入时钟信号clkc1变为高电平时开始工作，比较vp和vn电压的大小，当vp的电压大于vn的电压时，输出vop为1，von为0；当vp的电压小于vn的电压时，输出vop为0，von为1。vop和von作为开关网络a的控制信号，作用是将采样信号vp和vn中较大的信号通过开关网络a连接到分压器再连接到开关网络b，较小的信号通过开关网络a直接连接到开关网络b。所述分压器是由8个大小相等的电阻组成；当较大的信号通过开关网络a，传输到分压器后，信号的电压值每通过一个电阻都会减少原来的1/8，每两个电阻之间都会有一个通路与开关网络b连接，一共有7条这样的通路。所述开关网络b的控制信号也为vop和von，开关网络b的输出连接比较器compb的输入，开关网络b的作用是将vp信号，连接到比较器compb的正端，而不管vp信号在经过开关网络a后，是直接连接到开关网络b还是通过分压器再连接到开关网络b。这样会使比较器compb在比较后可得到一个正确的值。较大的信号被分压器分成7个电压大小依次减少的信号并分别与较小的信号通过比较器compb进行比较，clkc2为比较器compb的时序信号，clkc2变为高电平时，compb开始工作，当vp的电压值大于vn时，输出为1；当vn的电压值大于vp时，输出为0。同样比较器compb也有7个，每一条通路也对应着一个这样的比较器。每一个比较器compb的输出连接一个dff，dff的数目也为7个，dff的作用是将比较器compb输出的数值储存起来，clkc3为dff的时钟信号，当clkc3变为高电平时，dff的输出值等于输入值。7个dff输出的数为7位温度计码，dff的输出连接编码器的输入，编码器的作用是将7位温度计码转换为3位二进制码，再输出。flash-saradc所产生的数字码，前三位是由flashadc同时产生的，相比于传统的saradc在转换阶段，每一个转换周期产生一个数字码来说，flash-sar adc的整体速度也更快。
10.所述的cdac主要采用非二进制误差补偿的电容阵列，桥接电容cb将电容阵列分为两段，分别为4位量化精度的低位电容阵列(lsb)和6位量化精度的高位电容阵列(msb)。低位电容阵列包括c
lsb1
＝8c
unit
、c
lsb2
＝4c
unit
、c
lsb3
＝2c
unit
、c
lsb3c
＝2c
unit
、c
lsb4
＝c
unit
，高位电容阵列包括：c
msb1
＝16c
unit
、c
msb2
＝8c
unit
、c
msb3
＝4c
unit
、c
msb3c
＝4c
unit
、c
msb4
＝2c
unit
、c
msb5
＝c
unit
；其中c
msbn
为第n位高位电容，c
msbnc
为第n位高位电容的补偿电容，c
unit
为单位电容。此非二进制误差补偿的电容阵列的目的主要是节约电容阵列的面积，同时也会提高flash-sar混合式adc的线性度。cdac的电容阵列分为两侧，分别为p侧和n侧，经采样开关1采样后在p侧得到的信号为vp1，在n侧得到的信号为vn1，vp1和vn1都连接电容阵列的上极板；同时vp1也连接比较器comp的正端，vn1连接比较器comp的负端。
11.所述的比较器comp在时钟信号clkc变为高电平时对vp1和vn1进行比较，当vp1的电压值大于vn1时，输出的值b为1；当vp1的电压值小于vn1时，输出的b为0。每一次比较器comp进行比较时，所得到的比较结果都会产生一个valid信号，并使valid信号来激发时钟发生器，使时钟发生器产生移位时钟。
12.所述的时钟发生器由dff和反相器组成；反相器的主要作用是得到一个与输入信号相反的输出信号，首个dff的输入连接一个高电平，输出连接反相器的输入，而反相器的输出连接着下一个dff的输入，依次类推，这样顺次连接。valid信号为dff的时钟信号，每当valid信号由低电平变为高电平时，dff都会产生一个移位时钟，再传给逐次逼近寄存器。
13.所述的逐次逼近寄存器由转换开关和dff组成；转换开关连接着cdac电容阵列的底极板，转换开关的输入信号为比较器comp的输出信号，转换开关的时钟信号为移位时钟，比较器comp每一次的输出结果都会传输到转换开关，在移位时钟变为高电平后，转换开关开始切换，使cdac的电容阵列进行充放电操作，从而达到vp1和vn1逐次逼近的作用。同时dff将flash adc输出的b11～b9和比较器comp输出的b8～b0存储起来，传输给dec。
14.所述的dec的主要作用为12位非二进制码的数转换为10位二进制码的数，为了提高flash-sar混合式adc的线性度，cdac中的电容阵列中含有2个补偿电容。dec的输入为逐次逼近寄存器中dff所输出的数。dec的输出为flash-sar混合式adc的整体输出。
15.本发明的有益效果：
16.1)相比于传统的flash-sar adc中flash adc部分只能输出7位温度计码，7位温度计码通过开关来控制7个电容的充放电，以此来实现flash adc粗量化的目的。本发明所提的flash-sar混合式adc中flash adc部分有一个7位温度计码转3位二进制码的编码器，所连接的开关以及开关所控制的电容也仅有3个，这大大节约了adc的面积，同时也降低了因电容充放电所产生的能量。
17.2)本发明采用了基于电荷分配原理的分段式电容架构，整体架构采取了分段式电容的设计，该结构减少了电容阵列总电容的大小，减少了电容式数模转换器(cdac)的建立时间，提高了sar adc的转换速度，同时降低了因逻辑开关的切换导致电容充放电而消耗的功耗，减少整体版图布局的面积。
18.3)本发明在分段电容阵列的高位电容阵列(msb)和低位电容阵列(lsb)分别插入了误差补偿电容，msb的误差补偿电容主要减少因flash adc中7个比较器的失调电压而给系统带来的整体误差，lsb的误差补偿电容主要减少因工艺问题导致的电容失配而引起adc动态性能的下降。
19.4)本发明采用了顶极板采样架构，即在采样开关闭合后，输入信号直接连接电容阵列的顶极板完成采样，采样后第一个二进制码的输出可以不经过开关的切换，直接通过比较器输出，对比于传统的sar adc在采样后先进行开关的切换再进行比较的过程，所提的adc架构减少了最高位的开关和电容，也就是总的电容减少了一半。同时利用反向开关技术，在没有输入共模电平的情况下，可以保证逐次逼近后的最终电压在每次模数转换过程中始终稳定在一个共模电平上，这一共模电平接近于电源电压的一半。
附图说明
20.图1为本发明所提出的flash-sar混合式adc的整体架构图；
21.图2为传统单调式sar adc与flash-sar混合式adc转换时间对比；
22.图3为本发明所提出的flash-sar混合式adc的电路原理图；
23.图4为本发明所提出的flash-sar混合式adc中flash adc的电路原理图；
24.图5为本发明所提的模数转换器整体的时序波形。
具体实施方式
25.为使本发明解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施
例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。
26.如图1为本发明提出的flash-sar混合式模数转换器的系统框架图，包括采样开关1、采样开关2、3bit flash adc、比较器comp、电容式数模转换器、逐次逼近寄存器及数字纠错电路(dec)。所述的模数转换器采用了全差分的结构，输入信号分别经过采样开关1和采样开关2，经过采样开关1输出给cdac的电容阵列上极板，而电容阵列上极板同时接入比较器comp的输入端，比较器comp的输出端与逐次逼近寄存器相连；输入信号经过采样开关2输出给3bit flash adc，3bit flash adc中编码器输出的3位2进制码与逐次逼近寄存器相连，并通过逐次逼近寄存器控制电容阵列的前三位电容，电容阵列的前3位后面的电容由比较器comp的结果控制，逐次逼近寄存器将比较后的结果进行存储，同时输出到数字纠错电路，最后得到二进制的输出。
27.如图2是传统单调式sar adc与flash-sar混合式adc的转换时间进行对比。在第一个转换周期，两者的转换时间相同，相比于传统的sar adc一个转换周期只能转换1bit二进制数，本发明所提的flash-sar混合式adc可以在一个转换周期同时转换3bit二进制数，并通过转换开关同时控制高三位的电容。这会大大缩短了adc总的建立时间，并且flash-sar混合式adc第四位和第五位转换时间也比传统单调式sar adc的第二位和第三位转换时间短，主要原因是第二位的电容值是第四位电容的4倍，第三位的电容值是第五位电容的4倍，cdac的建立时间是由时间常数即电容和电阻的乘积决定的，也就是说，在电阻值一定的情况下，电容值越小，cdac的建立时间也就越短，每个转换周期由比较器的比较时间和cdac的建立时间决定的，因此flash-sar混合式adc前五位的转换时间会比传统单调式sar adc的转换时间短。
28.图3是flash-sar混合式adc具体的电路原理图，如图3所示，cdac的电容阵列结构采取了分段式电容结构，分为高位电容(msb)和低位电容(lsb)，在高位电容阵列和低位电容阵列中分别插入了一个补偿电容，分别为c
msb3c
、c
lsb3c
。其中高位电容值大小：c
msbi
＝2c
msbi+1
，i＝1,2,3,4。低位电容值的大小为：c
lsbj
＝2c
lsbj+1
，j＝1,2,3,4。补偿电容值为：c
msb3c
＝c
msb3
，c
lsb3c
＝c
lsb3
。c
dummy
始终接v
gnd
，大小为一个单位电容，cb为桥接电容。
29.具体过程如下：
30.在采样阶段，开关s
p1
、s
p2
、s
n1
、s
n2
闭合，电容阵列对输入信号vip和vin进行采样，c
msb1
对应开关s
p3
、s
n3
连接v
gnd
；c
msb2
对应开关s
p4
、s
n4
，c
msb3
对应开关s
p5
、s
n5
，c
msb3c
对应开关s
p6
、s
n6
，c
msb4
对应开关s
p7
、s
n7
，c
msb5
对应开关s
p8
、s
n8
，c
lsb1
对应开关s
p9
、s
n9
，c
lsb2
对应开关s
p10
、s
n10
，c
lsb3
对应开关s
p11
、s
n11
，c
lsb3c
对应开关s
p12
、s
n12
，c
lsb4
对应开关s
p13
、s
n13
全部连接v
ref
，其中v
ref
为外接参考电压。
31.采样阶段结束后，先进入flash adc粗量化阶段，flash adc的电路原理图如图4所示，包括开关网络a、开关网络b、由串联电阻构成的分压器、1个比较器compa、7个比较器compb、7个d触发器和一个编码器。对输入信号vip和vin采样后的电压分别为vp和vn，vp和vn经过比较器compa进行比较，输出电压vop和von。
32.情况1：如果vop＝1、von＝0，开关网络a中m1和m4导通，m2和m3关断，电压vp会经过分压器的分压后依次递减，电压分别为7/8vp、6/8vp、5/8vp、4/8vp、3/8vp、2/8vp、1/8vp，电压同时连接开关网络b。而电压vn不会经过分压器的分压通过m4直接连到开关网络b，开关
网络b的m6和m7导通，m5和m8断开，此时vn连接比较器compb1的负端，而7/8vp连接比较器compb1的正端，开关网络b有7组这样的选通开关，vn还同时连接compb2、compb3、compb4、compb5、compb6、compb7的负端，而6/8vp、5/8vp、4/8vp、3/8vp、2/8vp、1/8vp分别连接compb2、compb3、compb4、compb5、compb6、compb7的正端，7个比较器compb输出的结果通过dff存储起来，形成7位温度计码，7位温度计码通过编码器再转化为3位二进制码并输出。
33.情况2：如果vop＝0、von＝1，开关网络a中m2和m3导通，m1和m4关断，电压vn会经过分压器的分压后依次递减，电压分别为7/8vn、6/8vn、5/8vn、4/8vn、3/8vn、2/8vn、1/8vn，电压同时连接开关网络b。而电压vp不会经过分压器的分压通过m4直接连到开关网络b，开关网络b的m5和m8导通，m6和m7断开，此时vp连接比较器compb1的正端，而7/8vn连接比较器compb1的负端，开关网络b有7组这样的选通开关，vp还同时连接compb2、compb3、compb4、compb5、compb6、compb7的正端，而6/8vn、5/8vn、4/8vn、3/8vn、2/8vn、1/8vn分别连接compb2、compb3、compb4、compb5、compb6、compb7的负端，7个比较器compb输出的结果通过dff存储起来，形成7位温度计码，7位温度计码通过编码器再转化为3位二进制码并输出。
34.具体的编码器将温度计码转化成二进制码如表1，从表1中可以看出在vp》vn时，vp通过分压器分压与vn比较，而温度计码也是从高位到低位逐渐由0变1；在vn》vp时，vn通过分压器分压与vp比较，温度计码是从低位到高位逐渐由0变1；通过这样的转换算法，可以将两种情况的温度计码只用一个编码器进行表示，减少了adc的面积，也提高了转换速度。
35.表1
[0036][0037][0038]
flash adc将差分输入的vp和vn转化成3位二进制码b11、b10、b9直接输出，同时这3位二进制码控制sar adc中高三位开关s
p3
、s
p4
、s
p5
、s
n3
、s
n4
、s
n5
的切换。
[0039]
在下述过程中，将flash adc转换的3位二进制数分别为b11、b10和b9，sar adc中
比较器comp第一次比较结果b8，第二次比较结果为b7，以此类推，直到b0。
[0040]
每一个数据转换周期包括采样阶段和数据转换阶段，转换阶段包括flash adc量化阶段和9次比较阶段。
[0041]
flash adc的工作过程如下：
[0042]
当5/8vp《vn《vp时，b11为1，b10为0，b9为0。此时p端电容c
msb1
对应的开关s
p3
保持不变，电容c
msb2
对应的开关s
p4
保持不变，电容c
msb3
对应开关s
p5
保持不变；n端电容c
msb1
对应的开关s
n3
接v
ref
，电容c
msb2
对应的开关s
n4
接v
gnd
，电容c
msb3
对应的开关s
n5
接v
gnd
。
[0043]
当3/8vp《vn《5/8vp时，b11为1，b10为0，b9为1。此时p端电容c
msb1
对应的开关s
p3
保持不变，电容c
msb2
对应的开关s
p4
接v
gnd
，电容c
msb3
对应开关s
p5
保持不变；n端电容c
msb1
对应的开关s
n3
接v
ref
，电容c
msb2
对应的开关s
n4
保持不变，电容c
msb3
对应的开关s
n5
接v
gnd
。
[0044]
当1/8vp《vn《3/8vp时，b11为1，b10为1，b9为0。此时p端电容c
msb1
对应的开关s
p3
保持不变，电容c
msb2
对应的开关s
p4
接v
gnd
，电容c
msb3
对应开关s
p5
保持不变；n端电容c
msb1
对应的开关s
n3
接v
ref
，电容c
msb2
对应的开关s
n4
保持不变，电容c
msb3
对应的开关s
n5
接v
gnd
。
[0045]
当0《vn《1/8vp时，b11为1，b10为1，b9为1。此时p端电容c
msb1
对应的开关s
p3
保持不变，电容c
msb2
对应的开关s
p4
接v
gnd
，电容c
msb3
对应开关s
p5
接v
gnd
；n端电容c
msb1
对应的开关s
n3
接v
ref
，电容c
msb2
对应的开关s
n4
保持不变，电容c
msb3
对应的开关s
n5
保持不变。
[0046]
当7/8vn《vp《vn时，b11为0，b10为0，b9为0。此时p端电容c
msb1
对应的开关s
p3
接v
ref
，电容c
msb2
对应的开关s
p4
保持不变，电容c
msb3
对应开关s
p5
保持不变；n端电容c
msb1
对应的开关s
n3
保持不变，电容c
msb2
对应的开关s
n4
接v
gnd
，电容c
msb3
对应的开关s
n5
接v
gnd
。
[0047]
当5/8vn《vp《7/8vn时，b11为0，b10为0，b9为1。此时p端电容c
msb1
对应的开关s
p3
接v
ref
，电容c
msb2
对应的开关s
p4
保持不变，电容c
msb3
对应开关s
p5
接v
gnd
；n端电容c
msb1
对应的开关s
n3
保持不变，电容c
msb2
对应的开关s
n4
接v
gnd
，电容c
msb3
对应的开关s
n5
保持不变。
[0048]
当3/8vn《vp《5/8vn时，b11为0，b10为1，b9为0。此时p端电容c
msb1
对应的开关s
p3
接v
ref
，电容c
msb2
对应的开关s
p4
接v
gnd
，电容c
msb3
对应开关s
p5
保持不变；n端电容c
msb1
对应的开关s
n3
保持不变，电容c
msb2
对应的开关s
n4
保持不变，电容c
msb3
对应的开关s
n5
接v
gnd
。
[0049]
当0《vp《3/8vn时，b11为0，b10为1，b9为1。此时p端电容c
msb1
对应的开关s
p3
接v
ref
，电容c
msb2
对应的开关s
p4
接v
gnd
，电容c
msb3
对应开关s
p5
接v
gnd
；n端电容c
msb1
对应的开关s
n3
保持不变，电容c
msb2
对应的开关s
n4
保持不变，电容c
msb3
对应的开关s
n5
保持不变。
[0050]
flash adc通过输出3位二进制码并控制sar adc高三位电容所连开关的转换，使原来相差较大的vp1和vn1变得更加逼近。这时比较器comp开始第一次比较，比较后的结果通过逐次寄存器进行存储，如果vp1》vn1，b8＝1，将p端电容c
msb3c
的开关s
p6
接v
gnd
，而n端电容c
msb3c
的开关s
n6
保持不动；如果vp1《vn1，b8＝0，将p端电容c
msb3c
的开关s
p6
保持不动，而n端电容c
msb3c
的开关s
n6
接v
ref
。
[0051]
第二次比较过程，如果vp1》vn1，b7＝1，将p端电容c
msb4
的开关s
p7
接v
gnd
，而n端电容c
msb4
的开关s
n7
保持不动；如果vp1《vn1，b7＝0，将p端电容c
msb4
的开关s
p7
保持不动，而n端电容c
msb4
的开关s
n7
接v
ref
。
[0052]
第三次比较过程，如果vp1》vn1，b6＝1，将p端电容c
msb5
的开关s
p8
接v
gnd
，而n端电容c
msb5
的开关s
n8
保持不动；如果vp1《vn1，b6＝0，将p端电容c
msb5
的开关s
p8
保持不动，而n端电容c
msb5
的开关s
n8
接v
ref
。
[0053]
第四次比较过程，如果vp1》vn1，b5＝1，将p端电容c
lsb1
的开关s
p9
接v
gnd
，而n端电容c
lsb1
的开关s
n9
保持不动；如果vp1《vn1，b5＝0，将p端电容c
lsb1
的开关s
p9
保持不动，而n端电容c
lsb1
的开关s
n9
接v
ref
。
[0054]
第五次比较过程，如果vp1》vn1，b4＝1，将p端电容c
lsb2
的开关s
p10
接v
gnd
，而n端电容c
lsb2
的开关s
n10
保持不动；如果vp1《vn1，b4＝0，将p端电容c
lsb2
的开关s
p10
保持不动，而n端电容c
lsb2
的开关s
n10
接v
ref
。
[0055]
第六次比较过程，如果vp1》vn1，b3＝1，将p端电容c
lsb3
的开关s
p11
接v
gnd
，而n端电容c
lsb3
的开关s
n11
保持不动；如果vp1《vn1，b3＝0，将p端电容c
lsb3
的开关s
p11
保持不动，而n端电容c
lsb3
的开关s
n11
接v
ref
。
[0056]
第七次比较过程，如果vp1》vn1，b2＝1，将p端电容c
lsb3c
的开关s
p12
接v
gnd
，而n端电容c
lsb3c
的开关s
n12
保持不动；如果vp1《vn1，b2＝0，将p端电容c
lsb3c
的开关s
p12
保持不动，而n端电容c
lsb3
的开关s
n12
接v
ref
。
[0057]
第八次比较过程，如果vp1》vn1，b1＝1，将p端电容c
lsb4
的开关s
p13
接v
gnd
，而n端电容c
lsb4
的开关s
n13
保持不动；如果vp1《vn1，b1＝0，将p端电容c
lsb4
的开关s
p13
保持不动，而n端电容c
lsb4
的开关s
n11
接v
ref
。
[0058]
第九次比较过程，如果vp1》vn1，b0＝1；如果vp1《vn1，b0＝0。
[0059]
以上为所述模数转换器的整个过程。
[0060]
图5为所述模数转换器工作的时序波形。clkc为sar adc中比较器comp的时序信号，clkc1和clkc2为flash adc中比较器comp a和comp b的时序信号，数字1～7是flash adc输出的7位温度计码，b11、b10、b9为温度计码转换的二进制码。vp1和vn1是sar adc中电容顶板的电压。图中是以输出数字码1100为例的，所表示vp1和vn1电压的变化过程。通过所述flash sar adc的结构可以实现更快的转换速度和保持更稳定的共模电平。