半导体存储器件和包括其的电子系统的制作方法

本公开涉及具有改进的可靠性的半导体存储器件和包括其的电子系统。

背景技术：

1、要求提高非易失性存储器件的集成度以满足消费者所需要的性能和价格。在非易失性存储器件的情况下，因为其集成度可能是确定产品价格的重要因素，所以可能需要提高的集成度。

2、另一方面，在二维或平面半导体器件的情况下，其集成度可能由单位存储单元所占用的面积确定，因此受到精细图案形成技术的水平影响。然而，由于使图案微型化可能需要昂贵的设备，所以二维非易失性存储器件的集成度正在提高，但是仍然有限。因此，已经提出了包括三维地布置的存储单元的三维非易失性存储器件。

技术实现思路

1、本公开的各方面提供了具有改进的可靠性的半导体存储器件。

2、本公开的各方面还提供了包括所述具有改进的可靠性的半导体存储器件的电子系统。

3、然而，本公开的各方面不局限于本文阐述的方面。通过参考在下面给出的本公开的详细描述，本公开的上述及其他方面将变得对于本公开所属于的本领域的普通技术人员而言是更清楚的。

4、根据本公开的一些实施例，一种半导体存储器件包括：基板，其中，所述基板包括单元阵列区域、延伸区域以及位于所述单元阵列区域与所述延伸区域之间的边界区域；模制结构，所述模制结构位于所述基板上，其中，所述模制结构包括交替地堆叠的多个栅电极和多个模制绝缘膜，并且其中，所述多个栅电极在所述延伸区域中的截面图中包括台阶剖面；多个沟道结构，其中，所述多个沟道结构在所述单元阵列区域中在所述模制结构中延伸；多个虚设沟道结构，其中，所述多个虚设沟道结构在所述边界区域中在所述模制结构中延伸；多个单元接触，所述多个单元接触在所述延伸区域中电连接到所述多个栅电极；源极层，所述源极层位于所述基板与所述模制结构之间，其中，所述源极层在所述单元阵列区域中电连接到所述多个沟道结构；源极牺牲层，所述源极牺牲层在所述延伸区域中位于所述基板与所述模制结构之间，其中，所述源极牺牲层与所述源极层间隔开；以及源极支撑层，所述源极支撑层位于所述源极层和所述源极牺牲层上，其中，所述源极支撑层位于所述源极层与所述源极牺牲层之间，其中，所述源极支撑层的上表面包括与所述基板的上表面平行地延伸的第一部分、与所述基板的所述上表面平行地延伸的第二部分、以及连接所述第一部分和所述第二部分的第三部分，其中，所述第一部分与所述第二部分间隔开，并且其中，从所述源极层的上表面到所述第一部分的第一垂直距离小于从所述基板的所述上表面到所述第二部分的第二垂直距离。

5、根据本公开的一些实施例，一种半导体存储器件包括：基板，其中，所述基板包括单元阵列区域、延伸区域以及位于所述单元阵列区域与所述延伸区域之间的边界区域；模制结构，所述模制结构位于所述基板上，其中，所述模制结构包括交替地堆叠的多个栅电极和多个模制绝缘膜，并且其中，所述多个栅电极在所述延伸区域中的截面图中包括台阶剖面；多个沟道结构，所述多个沟道结构在所述单元阵列区域中在所述模制结构中延伸，其中，所述多个沟道结构中的每一个沟道结构位于在所述模制结构中延伸的相应的沟道孔中，并且其中，所述多个沟道结构中的每一个沟道结构包括位于所述相应的沟道孔的侧壁和底表面上的信息存储膜以及位于所述信息存储膜上的半导体图案；多个虚设沟道结构，所述多个虚设沟道结构在所述边界区域中在所述模制结构中延伸；多个单元接触，所述多个单元接触在所述延伸区域中电连接到所述多个栅电极；多个字线切割结构，所述多个字线切割结构使所述多个栅电极分隔开；位线，所述位线在所述模制结构上电连接到所述多个沟道结构中的每一个沟道结构；源极层，所述源极层位于所述基板与所述模制结构之间，其中，所述源极层在所述单元阵列区域中延伸穿透所述信息存储膜的侧壁并且电连接到所述半导体图案；源极牺牲层，所述源极牺牲层在所述延伸区域中位于所述基板与所述模制结构之间，其中，所述源极牺牲层与所述源极层间隔开；以及源极支撑层，所述源极支撑层位于所述源极层和所述源极牺牲层上，其中，所述源极支撑层位于所述源极层与所述源极牺牲层之间，其中，从所述源极层的上表面到所述源极支撑层的上表面的最上部分的第一垂直距离小于从所述基板的上表面到所述源极支撑层的所述上表面的最下部分的第二垂直距离，其中，从所述源极牺牲层的上表面到所述源极支撑层的所述上表面的所述最上部分的第三垂直距离小于所述第二垂直距离，并且其中，相对于所述基板的所述上表面，所述多个字线切割结构在所述单元阵列区域中的第一底表面的第一垂直高度不同于所述多个字线切割结构在所述延伸区域中的第二底表面的第二垂直高度。

6、根据本公开的一些实施例，一种电子系统包括：主板；半导体存储器件，所述半导体存储器件位于所述主板上；以及控制器，所述控制器在所述主板上电连接到所述半导体存储器件，其中，所述半导体存储器件包括：基板，所述基板包括单元阵列区域、延伸区域以及位于所述单元阵列区域与所述延伸区域之间的边界区域；模制结构，所述模制结构位于所述基板上，其中，所述模制结构包括交替地堆叠的多个栅电极和多个绝缘膜，并且其中，所述多个栅电极在所述延伸区域中的截面图中包括台阶剖面；多个沟道结构，所述多个沟道结构在所述单元阵列区域中在所述模制结构中延伸；多个虚设沟道结构，所述多个虚设沟道结构在所述边界区域中在所述模制结构中延伸；多个单元接触，所述多个单元接触在所述延伸区域中电连接到所述多个栅电极；源极层，所述源极层位于所述基板与所述模制结构之间，其中，所述源极层在所述单元阵列区域中电连接到所述多个沟道结构；源极牺牲层，所述源极牺牲层在所述延伸区域中位于所述基板与所述模制结构之间，其中，所述源极牺牲层与所述源极层间隔开；以及源极支撑层，所述源极支撑层位于所述源极层和所述源极牺牲层上，其中，所述源极支撑层位于所述源极层与所述源极牺牲层之间，其中，所述源极支撑层的上表面包括与所述基板的上表面平行地延伸的第一部分、与所述基板的所述上表面平行地延伸的第二部分、以及连接所述第一部分和所述第二部分的第三部分，其中，所述第一部分与所述第二部分间隔开，并且其中，从所述源极层的上表面到所述第一部分的第一垂直距离小于从所述基板的所述上表面到所述第二部分的第二垂直距离。

技术特征：

1.一种半导体存储器件，所述半导体存储器件包括：

2.根据权利要求1所述的半导体存储器件，其中，所述多个沟道结构中的每一个沟道结构位于相应的沟道孔中，

3.根据权利要求1所述的半导体存储器件，其中，所述第一部分比所述第二部分距所述基板的所述上表面远。

4.根据权利要求3所述的半导体存储器件，其中，从所述基板的所述上表面到所述第一部分的垂直距离与所述第二垂直距离之间的差是50埃或更小。

5.根据权利要求1所述的半导体存储器件，其中，所述第一部分与所述第二部分位于相同的平面上。

6.根据权利要求1所述的半导体存储器件，其中，从所述源极牺牲层的上表面到所述第一部分的第三垂直距离小于所述第二垂直距离。

7.根据权利要求6所述的半导体存储器件，

8.根据权利要求1所述的半导体存储器件，其中，从所述源极层到包括所述第三部分的平面的最小距离等于所述第二垂直距离。

9.根据权利要求1所述的半导体存储器件，其中，所述模制结构包括：

10.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：

11.根据权利要求10所述的半导体存储器件，其中，在所述单元阵列区域中所述多个字线切割结构的至少一部分位于所述源极层中。

12.根据权利要求10所述的半导体存储器件，其中，在所述延伸区域中所述多个字线切割结构的至少一部分与所述源极牺牲层间隔开。

13.根据权利要求1所述的半导体存储器件，其中，所述源极支撑层的至少一部分与所述基板接触。

14.一种半导体存储器件，所述半导体存储器件包括：

15.根据权利要求14所述的半导体存储器件，其中，在所述单元阵列区域中所述多个字线切割结构的至少一部分位于所述源极层中。

16.根据权利要求14所述的半导体存储器件，其中，在所述延伸区域中所述多个字线切割结构的至少一部分与所述源极牺牲层间隔开。

17.根据权利要求14所述的半导体存储器件，其中，所述源极支撑层的所述上表面的所述最上部分与所述源极支撑层的所述上表面的所述最下部分之间的垂直距离是50埃或更小。

18.根据权利要求14所述的半导体存储器件，其中，从所述源极层到包括将所述源极支撑层的所述上表面的所述最上部分和所述源极支撑层的所述上表面的所述最下部分连接的部分的平面的最小距离等于所述第二垂直距离。

19.根据权利要求14所述的半导体存储器件，其中，所述位线与所述多个虚设沟道结构电绝缘。

20.一种电子系统，所述电子系统包括：

技术总结
提供了半导体存储器件和包括其的电子系统。所述半导体存储器件包括：基板；模制结构，位于所述基板上；多个沟道结构，在所述模制结构中延伸；源极层和源极牺牲层，位于所述基板与所述模制结构之间，其中，所述源极牺牲层与所述源极层间隔开；以及源极支撑层，位于所述源极层和所述源极牺牲层上，其中，所述源极支撑层位于所述源极层与所述源极牺牲层之间，其中，所述源极支撑层的上表面包括与所述基板平行地延伸的第一部分和第二部分、以及连接所述第一部分和所述第二部分的第三部分，其中，从所述源极层的上表面到所述第一部分的垂直距离小于从所述基板的上表面到所述第二部分的垂直距离。

技术研发人员：高秉贤,金浩珍,林根元,李贞浩,张铉建
受保护的技术使用者：三星电子株式会社
技术研发日：
技术公布日：2024/4/17