专利名称：无电阻压控振荡器的制作方法
技术领域：
本发明涉及数字控制系统，具体涉及压控振荡器。
压控振荡器(VCO)是响应输入电压产生一个周期时钟信号的一种设备。VCO经常在锁相环(PLL)中用于产生时钟信号。与输入基准时钟信号相比，该时钟信号是动态的相位和频率。典型地，电荷泵(Charge Pump)的输出产生到VCO的输入电压。
在已知的设计中，VCO和电荷泵经过公共节点连接，该节点又通过串联的一个电阻和一个电容接到电压源。电压源典型地是接地的。该电荷泵响应PLL的相位及频率比较，交替地发出和吸收到这个公共节点的电流。因此该电阻和电容将这个发源和吸收的电流变换为具有交流及直流分量的电压电平。
VCO经常制作在硅基底上，并且与其它器件如数据处理器、埋入式(embedded)控制器、数字信号处理器等综合在一起。遗憾地，半导体工艺不能制作具有高准确度(电阻值)或精度(在几个器件的可重复性)的电阻。因此，含有已知的VCO的系统必须设计得工作在具体工艺可行的电阻范围内。
从下面结合附图的详细描述中可以更清楚地理解本发明的特性和优点，附图中相同的标号表示相同和相应的部分。
图1示出根据本发明构成的锁相环的方框图2示出图1所示的压控振荡器的第一实施例的原理图；图3示出图1所示的压控振荡器的第二实施例的原理图；图4示出图1所示的转换与除法逻辑的原理图；和图5示出图1所示的芯片单板处理器操作的流程图。
图1示出根据本发明构成的锁相环(下文称“PLL”)10的方框图。PLL10内的压控振荡器产生周期的时钟信号，输入时钟信号与该时钟信号动态地进行相位与频率比较。所述的压控振荡器不要求任何电阻。因此，所述压控振荡器可有利地组合入以半导体工艺制作的器件中，而没有特殊的基于电阻设计的限制。
继续参照图1，PLL10具有串联的一个相位/频率检测器12，一个电荷泵14和一个压控振荡器(以下简称“VCO”16)。、VCO16的输出(标记为“VCO OUT”)接到第一2∶1多路复用器(标记为“MUX”)18的第一输入和第二2∶1多路复用器(标记为“MUX”)20的第一输入。第一多路复用器18的第二输入和第二多路复用器20的第二输入二者都接收一个恒定的电压电平，在这里为地。第一多路复用器18的输出总是通过VCO OUT。第二多路复用器20的输出响应由芯片单板处理器(以下称“COP”)22输出的控制信号启动分配网络通过其输出之一，如在下面所述的。
第一多路复用器18的输出加到迟延匹配网络24的输入。迟延匹配网络24的输出(标记为“时钟1”)接到转换与除以逻辑单元26的第一输入。第二多路复用器20的输出加到分配网络28的输入。分配网络28的输出(标记为“时钟2”)接到转换与除以逻辑单元26的第二输入。转换与除以逻辑单元26连接其输出(标记“反馈时钟”)到相位/频率检测器12以闭合PLL10中的一个反馈通路。转换与除以逻辑单元26响应由COP22输出的控制信号“选择通路”选择其两输入之一。转换与除法逻辑单元26还执行一个除法功能产生各种的时钟 基准时钟或时钟 基准时钟的比率。
一般的操作PLL10产生一个输出时钟信号“时钟2”，它对输入信号“基准时钟”有一个预定的相位和频率关系。特别是，PLL10动态地调节该输出时钟信号的相位和频率以符合基准时钟信号的相位和频率，或者调整该输出时钟信号的相位和频率以符合多倍的基准时钟信号的相位和频率。
相位/频率检测器12接收这两个时钟信号并且产生(UP)(向上)和(DOWN)(向下)控制信号。如果反馈时钟的下降沿出现在基准时钟的下降沿之后，则相位/频率检测器12认定控制信号UP到电荷泵14。在控制信号UP输入到VCO16之前，反相器30转换其极性。相反地，如果反馈时钟的下降沿出现在基准时钟的下降沿之前，则相位/频率检测器12认定控制信号DOWN到电荷泵14。压控制信号DOWN输入到VCO16之前，反相器31转换其极性。
响应相位/频率检测器12的输出信号UP和DOWN，电荷泵14充电或放电一个节点(CP OUT)。当通过发出一个电流到该节点认定UP控制信号时，电荷泵14充电该节点。当从该节点接收电流来认定DOWN控制信号时，电荷泵14放电该节点。所公开的发明的一个实施例包括一个电荷泵14，它有可编程的泵激电流。泵激电流是上面所述的充电或放电该节点的电流。可变电流允许电荷泵14在除以的范围内始终如一地起着转换与除以逻辑单元26设定的作用。1993年6月2日提交的顺序号08/670186的美国专利名称为“具有可编程泵激电流的电荷泵和系统”所允许的应用叙述一种电荷泵，它可组合入PLL10中，该专利引用在这里供参考。
响应在电荷泵14的节点上出现的电压和控制信号UP及DOWN，VCO16产生周期的时钟信号VCO OUT。VCO16在下面结合图2和3叙述。
然后时钟信号VCO OUT由分配网络28分配给所包括的电路的所有定时的锁存器，否则使用PLL10。在所示的实施例中，PLL10组合入缩小的指令集计算(“RISC”)数据处理器(未示出)中。在这个数据处理器中大约七千个定时锁存器通过转换与除以逻辑单元26的三百个瞬间接收时钟2。在通过“H树”发送VCO OUT之前，两个反相器32和34缓冲第二多路复用器20的输出，该“H树”以分布电阻和电容(“RC”)36表示。H树是制作成字母H形状的一般对称导电网络。时钟2输入到H的交叉部件并且均匀地传播到转换与除以逻辑单元26的所有三百个瞬间。H的四臂的每一臂有一个较小的H网络。这四个较小的H在它们的四个角各有四个更小的H，等等。在所述实施例中的H树大约包含三百“级”。这些极的每级接到转换与除以逻辑单元26(只画出一个)。这些除法逻辑单元之一实际上接近相位/频率检测器12，而且接收迟延匹配网络24的输出。其它转换与除以逻辑单元26接收恒定电压电平代替时钟1。
时钟信号VCO OUT也由迟延匹配网络24“分配”到转换与除以逻辑单元26。在通过分布RC42发送VCO OUT之前，两个反相器38和40在迟延匹配网络24中缓冲第一多路复用器18的输出。如下所述的，迟延匹配网络将通过它的VCO OUT的传播迟延了等于由分配网络28引起的传播迟延的数量。但是，反相器38和40是幅度数量级小于反相器32和34。因此，当仅仅启动迟延匹配网络24时PLL10的功率要求的幅度数量级大约小于这两个网络被启动时的幅度数量级。
无电阻压控振荡器；图2示出图1所示的VCO(以下称为“第一VCO”)16的第一实施例的原理图。电容器44的第一端接到电荷泵14的输出节点CP OUT。电容器44的第二端接收第一电压源，即接地。(电容器44经常不认为是VCO16的一部分)。节点CP OUT也接到n沟道晶体管46的栅极。晶体管46的第一电流电极接收第一电压源，即地。第二电流电极接到一个中间节点。一个小的n沟道晶体管48的第一供电电极接到该中间节点。晶体管48的第二电流电极接收第一电压源，即地。晶体管48的控制极接收第二电源VDD。
电流源电路50响应电相位/频率检测器12经过反相器31输出的控制信号DOWN发出电流到该中间节点。具体地说，恒流源52的第一端接收第一电压源，即地。恒流源52的第二端接到P沟道晶体管54的第一电流电极和控制电极。晶体管54的第二电流电极接收第二电压源VDD。晶体管54的控制极还接到P沟道晶体管56的控制极。晶体管56的第一电流电极接到该中间节点。晶体管56的第二供电电极接到P沟道晶体管58的第一电流电极。晶体管58的第二电流电极接收第二电压源VDD。晶体管58的控制电极接收控制信号DOWN。最后，电容器60的第一端接收第二电压源VDD。电容器60的第二端接到晶体管54和56的控制极。
电流接收电路62响应由相位/频率检测器12经过反相器30输出的控制信号UP从该中间节点接收电流。特别是，恒流源64的第一端接收第二电压源VDD。恒流源64的第二端接到n沟道晶体管66的第一电流电极和控制极。晶体管66的控制极接收第一电压源，即地。晶体管66的控制极也接到n沟道晶体管68的控制极。晶体管68的第一电流电极接到该中间节点。晶体管68的第二电流电极接到n沟道晶体管70的第一电流电极。晶体管70的第二电流电极接收第一电压源，即地。晶体管70的控制极接收控制信号UP。最后，电容器72的第一端接收第一电压源，即地。电容器72的第二端接到晶体管66和68的控制极。
该中间接点接到电源控制振荡器74。电源控制振荡器74将该中间节点的电流转换为周期的时钟信号VCO OUT。特别是，差动级放大器76接收第一环振荡器78和第二环振荡器80的部分轨迹(partial-rail)输出。第一和第二环振荡器78和80交叉连接产生互补时钟信号。反相器82的输入接收差动器放大器76的全电压轨迹输出。反相器82的输出产生VCO OUT。
继续差动级放大器76，P沟道晶体管84的第一电流电极接收第二电压源VDD。晶体管84的第二电流电极接到n沟道晶体管86的第一电流电极和控制极。晶体管86的第二电流电极接收第一电压源，即地。晶体管86的控制极还接到n沟道晶体管88的控制极。晶体管88的第一电流电极接到反相器82的输入和P沟道晶体管90的第一电流电极。晶体管88的第二电流电极接收第一电压源，即地。晶体管90的第二电流电极接收第二电压源VDD。
继续第一环振荡器78，P沟道晶体管92和n沟道晶体管94构成联反相级的奇数的第一反相器。晶体管92的第一供电电极接收第二电压源VDD。晶体管92的第二电流电极接到晶体管94的第一电流电极。晶体管94的第二电流电极接收在该中间节点出现的电压。晶体管92的第二电流电极和晶体管94的第一电流电极连接到P沟道晶体管96和n沟道晶体管98的控制极。晶体管96和晶体管98构成第二反相器。晶体管96的第一电流电极接收第二电压源VDD。晶体管96的第二电流电极接到晶体管98的第一电流电极。晶体管98的第二电流电极接收出现在该中间节点的电压。晶体管96的第二电流电极和晶体管98的第一电流电极连接到P沟道晶体管100和n沟道晶体管102的控制极。晶体管100和晶体管102构成第三反相器。晶体管100的第一电流电极接收第二电压源VDD。晶体管100的第二电流电极接到晶体管102的第一供电流电极。晶体管102的第二电流电极接收出现在该中间节点的电压。晶体管100的第二电流电极和晶体管102的第一电流电极连接到晶体管92、94和90(差动级放大器76)的控制极。
继续第二环振荡器80，P沟道晶体管104和n沟道晶体管106构成串联反相级的奇数的第一反相器。晶体管104的第一电流电极接收第二电压流VDD。晶体管104的第二电流电极接到晶体管106的第一电流电极。晶体管106的第二电流电极接收出现在该中间节点的电压。晶体管104的第二电流电极和晶体管106的第一电流电极连接到P沟道晶体管108和n沟道晶体管110的控制极。晶体管108和晶体管110构成第二反相器。晶体管108的第一电流电极接收第二电压源VDD。晶体管108的第二电流电极接到晶体管110的第一电流电极。晶体管110的第二电流电极接收出现在中间节点的电压。晶体管108的第二电流电极和晶体管110的第一电流电极连接到P沟道的晶体管112和n沟道的晶体管114的控制极。晶体管112和晶体管114构成第三反相器。晶体管112的第一电流电极接收第二供电电压VDD。晶体管112的第二电流电极接到晶体管114的第一电流电极。晶体管114的第二电流电极接收出现在该中间节点的电压。晶体管112的第二电流流电极和晶体管114的第一电流电极接到晶体管104、106和108(差动级放大器76)的控制极。
两个P沟道晶体管116和118保证第一环振荡器78和第二环振荡器80的输出互相是180°的相位转动。具体地说，晶体管116的第一电流电极接到晶体管100的第二电流电极和晶体管102的第一电流电极。晶体管116的第二电流电极接到晶体管108的第二电流电极和晶体管110的第一电流电极。晶体管116的控制电极接收第一电压源，即地。晶体管118的第一电流电极接到晶体管112的第二电流电极和晶体管114的第一电流电极。晶体管118的第二电流电极接到晶体管96的第二电流电极和晶体管98的第一电流电极。晶体管108的控制极接收第一电压源，即地。
在工作中，电荷泵14响应相位/频率检测器12的输出控制信号，发出和吸收在CP OUT的电流。电容器44去除这个信号的交流(“VC”)分量，在晶体管46的控制极产生一个电压。由于电容器44容器相当大，这个电压随时间变化很慢。晶体管46将这个直流(“DC”)电压发送到该中间节点作为一个电流。因此在CP OUT的DC分量电压使得电流控制振荡器74通过控制在第一环振荡器78和第二环振荡器80的电压源轨迹上的电压差来调整VCO OUT的频率。一般地讲，在第一环振荡器78和第二环振荡器80上的电压差越大，每个振荡的速率也越大。电流发出电路50和电流接收电路62直接发送相位/频率检测器12输出的交流(“AC”)电压分量到该中间节点。这些小的电流变化使得电流控制振荡器74只在短时间间隔变化VCO OUT的频率，因此改变VCO OUT的相位。
图3示出图1所示的VCO的第二实施例(以下称“第二VCO”)的原理图。仅仅n个例外之外，第二VCO16与第一VCO16相同。具体地说，电流发出电路120响应控制信号DOWN和在CP OUT的电压，发出电流到该中间节点。类似地，(电流吸收电路122响应控制信号UP和在CP OUT的电压，从该中间节点吸收电流。通过电流发出电路120过程补偿电流吸收电路122和电流控制振荡器74的组合产生的相位校正对由制造过程产生的变化相对地无影响。
继续讨论电流发出电路120，n沟道晶体管124的第一电流电极接收第一电压源，即地。晶体管124的第二电流电极接到晶体管54的第一电流电极和控制极。晶体管124的控制极接到CP OUT。不需要恒流源52。
继续讨论电流吸收电路122，晶体管68的控制极直接接到CPOUT。不需要恒流源64或晶体管66。
第一VCO16的工作基本上类似于第一VCO16。在第二VCO16中，电流发出电路120和电流吸收电路122不使用恒流发生器。这些电路使用在CP OUT的电压作为它们的“电流发生器”。这个电压随着电荷泵14的输出变化和随着用于制作PLL10的制造工艺变化。后者的差别在一定程度上是不能控制的。
用于制作第二VCO16的制造工艺将产生具有一个增益范围的VCO。例如，很多VCO可比平均晶体管得到“更快”。快速晶体管将增加电流控制振荡器16的增益，即比在中间节点的平均输入电压更小或者比在CP OUT的平均输入电压更大将产生来自电流控制振荡器74的一定响应。相反，另外许多VCO可能比平均晶体管得到“更慢”。更慢的晶体管减少了电流控制振荡器16的增益，即比在该中间节点的平均输入电压更大或比在CP OUT的平均输入电压更小将产生来自电流控制振荡器74的一定响应。
第二VCO16的性能在制造变化的范围内更一致。在“快过程”的情况下，比在CP OUT所预期的电压更高将使得电流发出电路120和电流接收电路122发出和接收更多电流，用于特定的相位调节。在“慢过程”的情况下，比在CP OUT所预期的电压更低将使得电流发出电路120和电流接收电路122发出和接收更小的电流，用于特定的相位调节。在这两种情况下，电流发出电路120和电流接收电路122的相位调整特性更接近地跟踪电流控制振荡器74的增益。因此使得第二VCO16对在目前的半导体工艺可能的制造变化更无影响。第二VCO16可组合入包括多个VCO的系统中，而在其中每个VCO类似地起作用是重要的。多处理器(“MP”)数据处理系统是这种的一个例子。
延迟匹配网络通常，通过将在第一通路中呈现的电路复制到第二通路(反之亦然)“模仿电路”(dummy circuit)，两个电路通路可在迟延上相匹配。到模仿电路的各种输入接到恒压电平以保证该通路的功能不改变。例如，如果第一通路包含一个多路复用器而第二通路不包含，则该多路复用器被加到第二通路。原始第二通路的输出接到该模仿的多路复用器的一个输入，而且这个输入总是被选择作为该多路复用器的输出。模仿电路迟延匹配技术可不用于分配网络28的情况中。这里，模仿的单元要求太大的面积和消耗太多的功率。
迟延匹配网络24的以下描述是对特定的半导体工艺。但是，该方法可应用到各种各样电路以取得相同的结果。所叙述的实施例是CMOS工艺。
CMOS电路通路的功率消耗由电路的电容(c)其工作电压(v)及其工作频率(f)控制功率＝CV2f式1因此，迟延匹配网络24的功耗相对于通过减少电容的分配网络28的功耗可减少一个系数N，迟延匹配网络24的负荷与分配网络28的电容有关C1＝C2/N式2式中下标“1”表示迟延匹配网络24，而下标“2”表示分配网络28。但是，电容的简单减少不能得到通过这两网络的相同的传播迟延。因此，要求分开的传播迟延分析。
通过迟延网络24或通过分配网络28的传播迟延(τ)正比例于该电路的电容，其电阻(R)，在该电容器上的电压差(ΔV)和用于对该电容器充电的电流(I)τaRC+CΔV/I式3式2和必须同时求解以便产生满足功率和定时目的的解答。
式2代入式3，则得到下式R1C2/N+G2ΔV1/I1N＝R2C2+C2ΔV2/I2式4式中下标是与上面的规定一样，或R1C2/N+C2ΔV1/I1N＝R2C2+C2ΔV1/I2式5因为ΔV1＝ΔV2。式5的一个解要求第一和第三项相等以及第二和第四项相等。这个解要求通过迟延匹配网络24的电流必须相对于通过分配网络28的电流减少一个系数N。鉴于这个替代，式5进一步简化为R1C2/N＝R2C2式6或R1＝R2N式7据此，式2和7制约迟延匹配网络24的设计。这样限定的网络消耗的功率比分配网络28小N倍，但是对通过它的信号传播的迟延与分配网络28相等。等式2规定反相器38与40和分布的RC42的电容。反相器38和40的电容相对于通过将晶体管的宽度减少到N分之一，反相器32和34的电容减少到N分之一。分布RC42的电容也必须相对于分布RC 36减少到N分之一。但是，等式7规定分布RC42的电阻相对于分布RC36必须增加到N倍。
本领域的技术人员可设计出具有具体的电容和电阻的各种导电元件。这个设计过程可根据导电元件的理论特性或者根据用于制造PLL10的制作过程的实际结果。
在理论上，导电元件的电容正比于其长度和宽度的乘积。导电元件的电阻正比于其长度与其宽度之比率。因此，分布RC42的电容和电阻可与分布RC36的电容和电阻一致，如由等式2和7所规定的也满足这些关系。
在实际上，本领域的技术人员可建立一个表，列出作为它们的长度和宽度的函数的各种导电元件电容和电阻。因此，通过从该表中取出分布RC36的电容和电阻，按照等式2和7变换所取出的数据和从该表寻找具有新特性的导电元件，分布RC42的电容和电阻可符合分布RC36的电容和电阻。在PLL10的一个实施例中，包括分布RC36的H树的每级与分布RC42中各个导体是迟延相符的。
转换与除法逻辑单元图4示出图1所示的转换与除法逻辑单元26的原理方框图。多路复用器126的第一输入接收迟延匹配网络24的输出“时钟1”。多路复用器126的第二输入接收该分配网络28的输出“时钟2”。来自COP22的控制信号“选择通路”选择这两输入之一作为多路复用器126的输出。多路复用器126的输出接到第一与门128的反相输入和第二与门130的第一输入。由限定器逻辑单元132产生的第一控制信号接到第一与门128的无反相输入。由限定器逻辑单元132产生的第二控制信号接到第二与门130的第二输入。第一与门128的输出和第二与门130的输出接到异或门134的第一和第二输入。异或门134的输出产生反馈时钟。逻辑门128、130和134通常称为与一或一反相(“AOI”)门136。
限定器逻辑单元132接收时钟1和模式控制信号。控制信号“模式”指示“反馈时钟”∶“时钟1”的比率。它可从能接入该用户(未示出)或者可以接到PLL10的外部管脚的特别目的寄存器输出产生。限定器逻辑单元132与AOI门135的输出控制信号掩蔽多路复用器126输出的一些部分和多路复用器126输出的逻辑补码的一些部分。反馈时钟的较慢频率使得相位/频率检测器12增加VCO OUT的频率。因此PLL10可使基准时钟的相位和频率与多倍基准时钟相符。转换与除法逻辑单元26的除以功率对实践所公开的发明不是必须的。但是，1994年4月15提交的，律师文件号AT9-94-024美国专利名称为“用于产生相位控制时钟信号的设备和方法”的申请叙述新颖的除法功能，它可组合入PLL10中。其它电路如串联的触发器可执行这个相同的除以功能。
芯片单板处理器；图5示出图1所示的COP22操作的流程图。在复位之后，PLL10用于启动反馈通路和反馈“时钟2”。在步骤140，COP22首先确定组合入PLL10的电路是否为正常的或低功率模式。如果组合入PLL10的电路为正常模式，则PLL10仍然如所结构的并环路通过步骤140。一旦它确定它应该进入低功率方式时，COP22转移到步骤142。COP22首先确定该控制信号“选择通路”，选择迟延匹配网络24的输出为反馈时钟，步骤142。接着，步骤144，COP22通过多路复用器20输入恒定电压电平到分配网络28。所述的实施例是使用互补金属氧化物半导体(“CMOS”)工艺制作的。在未定时时CMOS电路不消耗或消耗很少功率。在步骤146，COP22再次确定组合入PLL10的电路是处于正常还是低功率模式。如果组合入PLL10的电路是处在低功率模式，则PLL10保持所结构的并环路通过步骤146。一旦它确定它应该退回低功率模式，COP22转移到步骤148。在步骤148，COP22首先经过多路复用器20输出VCOOUT到该分配网络。接着，COP22否定控制信号“选择通路”，在步骤150，选择分配网络28的输出作为反馈时钟。然后COP22转移回到步骤140。所述的方法保证在它通过分配网络28发送VCOOUT之前PLL10不选择“时钟2”。
虽然本发明已对照一个特别的实施例描述了，本领域的技术人员可进行修改和改进。因此应该懂得，本发明包括了不脱离在所附权利要求书中规定的本发明的精神和范围的所有这些修改。
权利要求
1.一种无电阻压控振荡器(12)，其特征在于包括一个电容器(44)，它包括第一端和第二端，第一端接收输入电压电平，第二端接收第一电压源；第一晶体管(46)，包括第一电流电极、第二电流电极和一个控制板，第一电流电极接收第一电压源，控制极接到该电容器的第一端，第二端接到一个中间节点；一个电流发出电路(50或120)，连接到该中间节点，响应第一控制信号，电流发出电路向该中间节点发出电流；一个电流吸收电路(62或122)，连接到该中间节点，响应第二控制信号，该电流吸收电路从该中间节点吸收电路；和一个电流控制振荡器(74)，连接到该中间节点，响应在该中间节点发出的电流，该电流控制振荡器产生周期的时钟信号。
2.根据权利要求1的无电阻压控振荡器，其特征在于，该电流发出电路(50)包括第一恒流源(52)，它包括第一和第二端，第一端接收第一电压源；第二晶体管(54)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接收第二电压源，第二电流电极和控制接到第一恒流源的第二端；第三晶体管(56)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接到该中间节点，控制极接到第二晶体管的控制极；第四晶体管(58)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接收第二电压源，第二电流电极接到第三晶体管的第二电流电极，控制极接收第一控制信号；和其中电流吸收电路(62)包括第二恒流源(64)，它包括第一和第二端，第一端接收第二电压源；第五晶体管(66)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接收第一电压源，第二电流电极和控制极接到第二恒流源的第二端；第六晶体管(68)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接到该中间节点，控制电极接到第五晶体管的第一电流电极和控制极；第七晶体管(70)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接收第一电压源，第二电流电极接到第六晶体管的第二电流电极，控制极接收第二控制信号。
3.根据权利要求1的无电阻压控振荡器，其特征在于，该电流发出电路(120)包括第二晶体管(124)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接收第一电压源，控制极接到第一晶体管的控制极；第三晶体管(54)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接收第二电压源，第二电流电极和控制极接到第二晶体管的第二电流电极；第四晶体管(56)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接该中间节点，控制极接到第三晶体管的控制极；第五晶体管(58)，它包括第一电流电极、第二电流电极、和控制极，第一电流电极接收第二电压源，第二电流电极接到第四晶体管的第二电流电极，控制极接收第一控制信号；和其中电流接收电路(122)包括第六晶体管(68)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接到该中间节点，控制极接到第一晶体管的控制极；第七晶体管(70)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接收第一电压源，第二电流电极接到第六晶体管的第二电流电极，控制极接收第二控制信号。
4.一种系统，其特征在于包括一个相位/频率检测器(12)，接收基准时钟信号和反馈时钟信号，响应基准时钟信号与反馈时钟信号的相位与频率关系，该相位频率/检测器产生第一控制信号和第二控制信号；一个电荷泵(14)，接到该相位/频率检测器，响应第一和第二控制信号，该电荷泵产生一个输出电压；一个压控振荡器(16)，接到该电荷泵和相位/频率检测器，该压控振荡器产生该反馈时钟信号，该电荷泵包括一个电容器(44)，它包括第一端和第二端，第一端接收输入电压电平，第二端接收第一电压源；第一晶体管(46)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接收第一电压源，控制极接到该电容器的第一端，第二端接到中间节点；一个电流发出电路(50或120)，接到该中间节点，响应第一控制信号，该电流发出电路发出电流到该中间节点；一个电流吸收电路(62或122)，接到该中间节点，响应第二控制信号，该电流吸收电路从该中间节点吸收电流；和一个电流控制振荡器(74)，接到该中间节点，响应在该中间节点发出的电源，该电流控制振荡器产生该反馈时钟信号。
5.根据权利要求4的系统，其特征在于，电流发出电路包括第一恒流源(52)，它包括第一和第二端，第一端接收第一电压源；第二晶体管(53)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接收第二电压源，第二供电电极和控制极接到第一恒流源的第二端；第三晶体管(56)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接该中间节点，控制极接到第二晶体管的控制极；第四晶体管(58)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接收第二电压源，第二电流电极接到第三晶体管的第二电流电极，控制极接收第一控制信号；和其中电流吸收电路(67)包括第二恒流源(64)，它包括第一和第二端，第一端接收第二电压源；第五晶体管(66)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接收第一电压源，第二电流电极和控制极接到第二恒流源的第二端；第六晶体管(68)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接到该中间节点，控制极接到第五晶体管的第一电流电极和控制极；第七晶体管(70)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接收第一电压源，第二电流电极接到第六晶体管的第二电流电极，控制极接收第二控制信号。
6.根据权利要求4的系统，其特征在于，电流发出电路(120)包括第二晶体管(124)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接收第一电压源，第二电流电极接到第一晶体管的控制极；第三晶体管(54)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接收第二电压源，第二电流电极和控制极接到第二晶体管的第二电流电极；第四晶体管(56)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接到该中间节点，控制极接到第三晶体管的控制极；第五晶体管(58)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接收第二电压源，第二电流电极接到第四晶体管的第二电流电极，控制极接收第一控制信号；和其中电流吸收电路(122)包括第六晶体管(68)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接到该中间节点，控制极接到第一晶体管的控制极；第七晶体管(70)，它包括第一电流电极、第二电流电极和控制极，第一电流电极接收第一电压源，第二电流电极接到第六晶体管的第二电流电极，控制极接收第二控制信号。
全文摘要
压控振荡(VCO)(16)产生周期的时钟信号而不使用任何电阻。因此，所述的VCO可有利地组合入以半导体工艺制作的器件中而没有特别的基于电阻设计的限制。
文档编号H03L7/16GK1147169SQ95116270
公开日1997年4月9日 申请日期1995年9月6日 优先权日1994年9月6日
发明者罗杰尔·S·康特里曼, 琼斯·阿尔瓦雷斯 申请人:摩托罗拉公司