专利名称：具有减少数目的电阻的数模转换器的制作方法
技术领域：
本发明主要涉及具有数/模转换器(DAC)的集成电路，尤其涉及在电阻串中只需比现有技术所需数量少的电阻就能实现给定分辨率的转换器。
DAC用于将数字编码信号转换为模拟信号，或者与作为模拟数字转换器的一部分的逐次逼近电路相连。模拟信号根据分辨率可以具有许多不同的值。模拟值的范围是预定的且对应于数字编码信号的范围。DAC可以使用由相同阻值的电阻组成的单个电阻串。电阻串中相邻电阻间和电阻串与激励电阻串的电压电源之间都具有中间抽头。在各个中间抽头和一个输出节点间连接的开关，当通电闭合时，将中间抽头与输出节点相连，当切断时，将中间抽头与输出节点隔开。
数字编码信号被提供给解码/驱动电路。解码电路对数字编码信号进行解码，并闭合适当的开关以将与之相应的中间抽头处的电压传到输出端，一般地一次只能闭合一个开关，使一个中间抽头被连接到输出端。阶梯输出电压的单调输入—输出特性是由中间抽头处的分压电阻的电压得出的。输出电压增加步长的幅值是电阻串中其中一个电阻的电压降。
根据本发明的示例性实施例，一个数模转换器包括一个具有中间抽头的电阻串，开关晶体管连接在一个输出节点和各个中间抽头之间。用于解码数字编码信号的解码电路能够将至少两个晶体管同时切换到导通状态以产生至少某些模拟电压。具有至少两个切换到导通状态下的晶体管将一个以上的中间抽头电连接到输出节点以产生一个模拟信号，在具有设置在行列阵中的电阻和开关晶体管阵列的实施例中，一个行选择线可以与至少两个列选择线同时被激励。或者说，至少两个列选择线能与一个行选择线同时被激励。DAC也能和逐次逼近电路一同使用以提供一个模拟—数字转换器。
图1是根据本发明的例证实施例的数字—模拟转换器的一部分的示意图；图2是具有与输出节点相连的两个相邻的中间接头的等效电路图；图3是包括行和列解码电路的数—模转换器的示意图；图4是图3的数—模转换器的更详细的示意图；图5是根据本发明的模—数转换器示意图。
包括本发明例证实施例的DAC10的示意图如图1所示。DAC10包括连接在两个电位值之间并由激励源激励的电阻串。由选择和驱动电路控制的开关将中间抽头和常用的输出节点相连。在输出节点具有的模拟电压幅值决定于哪个或哪些开关被触发。输出由输出放大器放大。根据本发明的DAC适合于以单块集成电路的形式制造。
电阻串12包括数目为n的串联等阻值电阻。这些电阻表示为R1到Rn。在最佳实施例中，电阻串12是在硅层上的薄膜金属电阻网络。电阻串12与激励源4相连并被之激励，激励源4可以是电压流或电流源。组成电阻串的电阻的阻值根据应用而定，且根据参数如消耗功率，通过电阻串的电压，和电阻串中电阻数目很容易地的改变。对于单端形式操作，V1可以是电源的电压，V2是由电源4提供的地电势。在电阻连接处及电势—电阻的连接处，输出节点14和各个接头之间连接有开关。这些接头指作为中间抽头。
在例证实施例中表示为MOS晶体管的开关，连接在各个中间抽头和输出节点14之间。晶体管M2到Mn在输出节点和电阻串邻接电阻之间的中间抽头T2到Tn之间。晶体管M1连接在电位V1和输出节点14之间，从而确定了中间插头T1。晶体管Mn＋1连接在电位V2和输出节点14之间，从而定义了中间抽头Tn＋1。晶体管M1到Mn＋1的每一个将相应的中间抽头T1到Tn＋1与输出节点14相连。晶体管M1到Mn＋1是标称相同，并且在导电状态下具有比电阻串中电阻R1到Rn阻值大的阻抗的开关晶体管。开关晶体管的导通电阻抗值在1000Ω到10000Ω数量级。输出放大器18放大输出节点14处的输出信号，并可将输出转换为另一种形式，如从电压输出到电流输出。
开关晶体管M1到Mn＋1由开关晶体管选择驱动电路2控制。开关晶体管选择和驱动电路2接收数字编码的输入6，并且如下详细所述，切换到所选的开关晶体管。
根据本发明，两个或多个晶体管M1到Mn＋1可以同时切换到工作状态，这就提供了具有分辨率的输出，分辨率定义为作为数字输入变化的结果，在模拟输出中产生的最小变化，它小于流过组成电阻串12的电阻R1到Rn上的电压差。
由于两个开关晶体管同时切换到工作状态，所以两个中间抽头与输出节点14电连接。输出节点14处的模拟电压是一个中间电压大体为与输出节点电连接的中间抽头处电压的一半。在图1所示的例证实施例中，当两个相邻的中间抽头同时与输出节点14电连接时，将中间抽头与输出节点电连接的导通的开关晶体管也彼此相邻。然而，本发明并不局限于此，开关晶体管不必相邻，且与输出节点相连的中间抽头也不必相邻。
利用这个技术，并将两个中间抽头与输出节点电连接，电阻串中电阻的数目能在DAC分辨率百分比不变的情况下减少一半。也就是说，电阻串中电阻的数目和开关晶体管的数目可以减少一半，而模拟输出可能的电平数目并不被降低。在模拟输出中可能电平的一半要求单个晶体管导通以将中间抽头处的电压与输出节点相连，模拟输出中另一半可能的电平要求两个晶体管导通，使与输出节点电连接的两个中间抽头之间的电压提供到输出节点14。例如，在图1中晶体管M16和M17切换到导通状态，其余所有的开关晶体管切换到截止状态，所得到的等效电路如图2所示。由于用ZM16和ZM17表示的晶体管M16和Mn的阻抗大体相等，且大于R16，输出节点14处的电压大致是中间抽头T16和T17之间电压的一半。这带来了一个小误差，但作为对电阻串中电阻数目和开关晶体管数目的减少，从而导致在集成电路中制造电阻串和开关晶体管所需的硅面积的减少的折衷，这个误差是可以接受的。
通过选择性地导通晶体管M1到Mn＋1的其它组合，可以实现其它中间电压电平。一般地，同时导通K个晶体管，可以在输出结点14引起相邻中间节点间电压差值的1/K倍的电压增量，实现了电阻串中电阻和开关晶体管数目的减少。
图3示意地表示了根据本发明例证实施例的DAC结构，DAC10的结构成类似于具有行、列解码电路的存储器，以选择晶体管或使的晶体管导通，从而产生与DAC的数字输入对应的希望的模拟输出电压。
图3中表示的例证实施例表示一个16位DAC。开关晶体管选择和驱动电路2表示为包括行解码电路24和列解码电路28。总线20传输16位给DAC10。16位中的8位在总线22，即总线20的一个子集上提供给行解码电路24。其余的8位在总线26上(也是总线20的子集)提供给列解码电路28。行解码电路24和列解码电路28是组合逻辑电路。这种组合逻辑可由本领域中的普通技术人员设计成将接收到的位进行解码，并驱动一个或更多的行或列。
在例证实施例中，每个解码电路接收8位。由行解码电路24接收的8位被解码以确定28或256个行选择线中哪个被启动。由列解码电路28接收的8位被解码以确定27或128个列选择线中哪个或哪两个被触发。一个用来确定哪个其余的中间抽头与输出节点14电连接的可能的惯例下面将详细地予以描述。
图4的示意图中较为详细地表示了电阻阵列30的一部分。电阻串12位于排列成不小于256×128个电阻选择单元31(每个单元有固定电阻值)的电阻阵列30的区域中。为了连接中间抽头与输出节点14，到行解码电路24的8位二进制输入被解码。在行解码电路24中的行选择线路驱动器32，34，36或38激励相应的行选择线路33，35，37或39，从而激励一行单元中每个晶体管的栅极。
同样，到列解码电路28的8位二进制输入被解码。根据8位中的7位，在列解码电路28中的列选择线驱动器40，42，44或46激励相应的列选择线路41，43，45或47，以将一列单元中开关晶体管源极和输出节点14相连。这8位被列解码电路28解码以导通第二列选择线驱动器40，42，44或46。
在具有被行选择线路激励的开关晶体管栅极的行单元和具有与输出节点14连接的开关晶体管源极的列单元的交叉处，是一个晶体管栅极被激励，且源极与输出连接的单元。在这个单元中，中间抽头与输出节点14相连。
为了将一个以上的中间抽头同时连接到输出节点14，另一列选择线驱动器40，42，44或46被激励，或另一行选择线驱动器32，34，36或38被激励。在例证实施例中，第二列选择线驱动器被激励也将电阻串12中相邻的中间抽头连接到输出节点14。例如，如果行选择线驱动器38和列选择线驱动器42被激励将中间抽头T2与输出节点14相连，则任何一个列选择线路驱动器40或44均可被激励。列选择线驱动器40的激活激励了列选择线41，也将中间抽头T1与输出节点14相连，而激励列选择线驱动器44激励了列选择线路45，也将中间抽头T3与输出节点14相连。
在本发明的例证实施例中，在输出节点14的模拟输出电压或从输出放大器18的输出是一个分段线性函数。最大模拟电压通过连接中间抽头T1与输出节点14来实现。然后输出节点14处幅值上增加的分段电压电平可通过将输出节点14与中间抽头T1和T2，T2，T2和T3，T3，T3和T4，T4等电连接来实现。不到一半的模拟电压电平要求两个中间抽头同时与输出节点14电连接以产生希望的模拟电压。由列解码电路28接收的8位被解码以确定128个列选择线中的哪个或哪些将被激活。8位中的7位确定是否将激活一个列选择线或是否激活两个列线，一种惯例被用来确定哪个其它的列选择线被激活，从而哪个其它的中间抽头与输出节点14电连接。表示对于几个8位序列，哪个中间抽头与输出节点14电连接的例子如表1所示。该模式是很明显的，且能对其余的8位序列继续下去。别的惯例也是可能的。
表1由列解码电路 与输出相连的接收的位 中间抽头00000000 T100000001 T1＋T200000010 T200000011 T2＋T300000100 T300000101 T3＋T400000110 T400000111 T4＋T5在示例的实施例中，如图4示，在单元31的一行的尾部会发生例外，其中电阻串12反向。在这种情况下，将两个相邻的中间抽头与输出节点14相连可能需要激励两个行选择线和一个列选择线。在行解码电路24和列解码电路28中的解码逻辑被设计成辩识这些情况的产生并激励合适的列和行选择线以在输出节点14产生希望的模拟输出电压。
这种DAC提供216或65，536种可能的输出电压。以前技术的DAC需要大致65536个电阻和65536个开关晶体管以实现同样程度的分辨率。使两个或多个开关晶体管同时在导通状态以产生至少一些模拟值的能力将电阻的数目和开关晶体管数目减少了一半或更多，还实现了模拟输出的同样程度分辨率。另外，制造电阻串和开关晶体管所需的硅面积也减少了一半或更多。
另一个优点，是缩短了建立时间。建立时间被定义为将附加电容充电到相对稳定的状态值所需的时间量。输出节点4相对于地具有一些附加电容。对附加电容充电的能量由激励源4的激励电位V1提供。能量通过电阻串和开关晶体管的一部分。由于多个开关晶体管切换到导通状态，且电阻串中需要的电阻数目的相应减小下，所以附加电容可在较短时间内充电。例如，由于能将两个晶体管同时切换到导通状态，所以电阻串中需要的电阻数目减少了一半，使得对附加电容充电所需的时间是具有两倍的电阻和单个开关晶体管导通所需时间的一半。
即使那些仅要求一个开关晶体管导通的输出值，也可以通过使两个开关晶体管导通来得到，以实现建立时间的降低。一般地，两个开关晶体管不能是电阻带12中相邻的晶体管。例如，为了在输出节点14或输出放大器18的中间抽头T10处得到电压，不要晶体管M10处在导通状态，而由驱动器电路2将M9和M11切换到导通状态，则在输出节点14产生一个大致是中间抽头T10处的电压。另外，开关晶体管M8和M12也可切换到导通状态以在输出节点14产生大致相同的电压。
包括根据本发明的例证实施例的数字—模拟转换器的模拟—数字转换器100如图5所示。模拟信号102被接收并提供正向输入给比较器104。首先逐次逼近电路106接通适当的开关晶体管M1到M17以在节点114产生电阻串112的中点电压，在节点114的电压将输入提供给输出放大器118，输出放大器118可以放大它接收的信号，且可将信号转换为另一形式，如从电压输出转换到电流输出。输出放大器118的输出130将反向输入提供给比较器104。比较器104把一个产生的模拟信号，即输出放大器118的输出130和在采样保持电路上保持的模拟信号102相比较。
逐次逼近电路106首先接通适当的开关晶体管M1到M17以产生电阻串112的中点电压作为模拟信号130。如果输出132是正的，电阻串112的上半部的中点作为输入连接到比较器104上，且与模拟信号102比较。如果输出132是负的，电阻串112的下半部的中点作为输入连接到输出放大器118上，并与模拟信号102比较。要导通的开关晶体管的选择，如上所述，由逐次逼近电路106控制。从缺省位模式开始，每次迭代确定二进制的一位，或其它编码，表示为134，逐次逼近处理一直继续直到所有位被确定。该逐次逼近处理与已知的逐次逼近处理相似，差别在于可以将一个或多个开关晶体管切换到导通状态，以将中点电压作为输入连接到比较器104，其中中点电压并不局限为在中间抽头的电压。二进制表示134被提供作为逐次逼近电路106和模拟—数字转换器100的输出。
本发明在通信系统和在数字—模拟和模拟—数字转换器应用中使用集成电路的设备中尤为有用。这种通信系统和设备具有在保持分辨率的同时通过减少电阻和开关晶体管的数目，减少所需硅面积和改善了建立时间的优点。
本发明例证实施例描述为对二进制或其它编码的信号进行解码，且作为对解码的二进制信号的响应，激励一个单行选择线或多行选择线以连接两个相邻的中间抽头到输出节点，本发明并不局限于此。本领域的普通技术人员可以依靠行和列解码电路与单个列选择线一起识别多个行选择线能被激励，得到相同结果。另外，虽然示例实施例公开了仅连接两个中间抽头到输出节点14的，但对本领域熟练的人员可以识别到同时连接三个或多个中间抽头到输出节点的好处，并可为模拟—数字或数字—模拟转换器设计解码电路来实现这个结果。
权利要求
1.一个用来提供模拟输出的数字—模拟转换器(10)，该转换器包括一个电阻串(12)，由多个电阻(R1到Rn)组成，且定义了中间节点(T1到Tn＋1)；开关晶体管(M1到Mn＋1)，其数目与中间抽头的数目对应，开关晶体管(M1到Mn＋1)连接在相应的中间抽头和输出节点(14)之间，该转换器其特征在于选择电路(2)与每个开关晶体管(M1到Mn＋1)的一端相连，以选择性地开关晶体管，当电阻串12被激励时，选择电路(2)能开关至少两个晶体管为导通状态以在输出节点(14)产生一个模拟输出，从而至少两个中间抽头与输出节点电连接，以产生至少一个模拟输出。
2.用于接收数字输入和提供模拟输出信号的数字—模拟转换器(10)，该转换器包括定义了中间抽头(T1到Tn＋1)的电阻串(12)；第一解码电路(28或24)，用于解码第一组数字输入位，第一解码电路(24或28)能激励第一选择线(33，35，37或39；或者41，43，45或47)作为对解码了的第一组位的响应；第二解码电路(28或24)，用于解码数字输入的第二组位；和多个开关晶体管(M1到Mn＋1)，每个所述晶体管连接在输出节点和相应中间抽头之间，该转换器其特征在于第二解码电路(28或24)能至少激励两个第二选择线(41，43，45或47；或者33，35，37或39)，作为对解码的第二组位(T1到Tn＋1)的响应，从而第二解码电路(28或24)激励至少两个第二选择线，以同时切换两个开关晶体管为导通状态。
3.权利要求2所述的数字—模拟转换器(10)，其特征在于第一解码电路(24)能激励一个行选择线(33，35，37或39)。
4.权利要求2所述的数字—模拟转换器(10)，其特征在于第二解码电路(28)能激励列选择线(41，43，45或47)。
5.权利要求2所述的数字—模拟转换器(10)；其特征还在于第一解码电路(28)能激励一个列选择线(41，43，45或47)。
6.权利要求2所述的数字—模拟转换器(10)，其特征还在于第二解码电路(24)能激励行选择线(33，35，37或39)。
7.用来产生模拟信号数字表示的模拟—数字转换器(100)，包括比较器(104)，用于接收模拟信号(102)和所产生的模拟信号(130)，比较器(104)用以生成模拟信号(102)和产生的模拟信号(130)之间差值的差值输出信号(132)，电阻串(112)，包括有多个能被激励源(4)驱动的电阻(R1到Rn)，电阻串(112)定义了中间抽头(T1到Tn＋1)；开关晶体管(M1到Mn＋1)的数目对应于中间抽头的数目，至少两个开关晶体管(M1到Mn＋1)连接在相应中间抽头和输出节点(114)之间；和逐次逼近开关晶体管选择和驱动电路(106)，该逐次逼近开关电路(106)从比较器(104)接收差值输出信号(132)，与每个开关晶体管(M1到Mn＋1)的一端相连的逐次逼近电路(106)与输出节点(114)相连，用以切换所选择的开关晶体管(M1到Mn＋1)，所述转换器的特征在当电阻串(112)被激励源(4)激励时，逐次逼近电路(106)能同时切换至少两个开关晶体管(M1到Mn＋1)为导通状态，以产生生成的模拟信号，逐次逼近电路(106)逐次逼近模拟信号并且从中产生一个数字表示作为输出。
全文摘要
这里公开了一个数字-模拟转换器，它包括一个在电阻接头以及在电阻电势接头处具有中间抽头的电阻串。开关晶体管连接在各个接头和输出节点之间。解码电路可以切换至少两个晶体管为同时导通，将多于一个的中间抽头电连接到输出节点以产生至少一个模拟输出。
文档编号H03M1/74GK1122973SQ9511597
公开日1996年5月22日 申请日期1995年10月20日 优先权日1994年10月21日
发明者理查德·约瑟夫·迈克帕兰 申请人:美国电报电话公司