专利名称：可变延时电路的制作方法
技术领域：
本发明涉及可变延时电路，具体讲涉及在其制造好后其输入信号的上升沿和下降沿的延时可调的延时电路。
在传统半导体集成电路中用于内部信号斜率(在时间或相位的位移)调节的延时元件包括3种，第一种在反相器的输出端有容性元件，或如
图1(A)所示切换，改变信息传输时间直到下一阶段获得延时为止；第二种如图1(B)那样控制FET的导通状态，以根据FET的电阻值获得延时，第三种如图1(C)所示将FET级联，以减小反相器的驱动量并增加前级的负载，从而将信息传输时间延时直到下一阶段获得延时为止。
但在上述三种电路中，由于制造时延时元件的变化和制成之后难于对延时进行调节，因此总无法实现设计的延时值。另外，传统设计也未专注于对同一元件中输入信号上升沿和下降沿延时的调节。
针对上述问题，本发明的目的在于提供一种延时电路，它可在制成之后调节延时以及输入信号的上升和下降沿的延时。
为了实现上述目的，根据本发明提供了一种可变延时电路，它包括一个延时元件，该延时元件包括多个并联的可切换阻性元件和延时控制器，该阻性元件用于对输入信号延时而获得输出信号，而延时控制器用于有选择地将切换控制信号发送到多个阻性元件上，其中通过用来自延时控制器的控制信号改变阻性元件的电阻值从而改变阻性元件的开/关状态而控制输入信号上升沿和下降沿的延时。
通过来自延时控制器的控制信号可随意地将阻性元件开或关。当输入信号IN在此状态期间被输入时，对于输入信号的上升沿来说，输入信号IN与输出信号OUT之间的延时可根据处于开状态的开/关可随意切换的阻性元件R1,n+1,R2,n+2,…R1,2n和R2,1,R2,2,…R2,n的阻值来获得，对于输入信号的下降沿来说，其延时可根据处于开状态的开/关可随意切换的阻性元件R1,1,R1,2,…R1,n和R2,n+1,R2,n+2,…R2,2n的阻值来获得。
因此，并联电阻元件的阻值是通过延时控制器对阻性元件开/关的控制来进行的，它可为输入信号的上升沿和下降沿获得随意的延时。
根据本发明，可以仅改变输入信号上升沿的延时，或仅下降沿的延时，或同时改变上升沿和下降沿的延时。
图1(A)、1(B)和1(C)分别示出不同的传统可变延时电路的电路结构；图2示出第一实施例的电路结构；图3示出第二实施例的电路结构；图4(A)和4(B)示出对第二实施例部分结构进行不同修改后的电路图；图5(A)和5(B)为对第二实施例部分结构所进行的另一些修改后的电路图；图6示出第三实施例的电路结构；图7示出对第三实施例加以改进的电路结构。
下面参考附图进行描述图2示出第一实施例的电路结构。本发明的第一实施例的可变延时电路包括如图2所示分两级而串联起来的延时元件L1、H1和L2、H2。
P沟道FET(均效应管)P1和N沟道FET N1的CMOS栅极连到输入端IN上，P沟道FET P1的源极则连到正电源端，而P沟道FET P1的漏极则连到由并联的可切换P沟道FET构成的延时元件L1(包括阻性元件R1,1,R1,2,…,R1,n)的源极上。N沟道FET N1的源极接负电源端，N沟道FET N1的漏极接由并联的可切换N沟道FET构成的延时元件H1(包括阻性元件R1,n+1,R1,n+2,…R12n)的源极上。延时元件L1和H1的漏极都连接到P沟道FET P2和N沟道FET N2的CMOS栅极上。
P沟道FET P2的漏极接由并联的可切换N沟道FET构成的延时元件H2(包括阻性元件R2,1,R2,2,…,R2,n)的源极上，而P沟道FET P2的源极接正电源端。N沟道FET N2的漏极接由并联的可切换P沟道FET构成的延时元件L2(包括阻性元件R2,n+1,R2,n+2,…,R2,2n)的源极上，而N沟道FET N2的源极接负电源端。延时元件L2和H2的漏极接输出端OUT。
从延时控制器10上将用于设定输入信号IN的上升沿和下降沿的延时的控制信号HDLYi和LDLYi(1≤i≤n)输出到延时元件L1、H1、L2和H2上。用于上升沿的控制信号HDLYi接各阻性元件R1,n+1，由反相器12对控制信号HILYi反相而得的控制信号则接至各阻性元件R2i上。另一方面，用于下降沿的控制信号LDLYi接至各阻性元件R2,n+i上，而由反相器12对控制信号LDLYi反相而得的控制信号则接至各阻性元件R1,i上。
输入信号IN上升沿的延时是由并联的N沟道FET N1、N沟道FET H1和并联的P沟道FET P2和P沟道FET H2控制的，输入信号IN的下降沿的延时是由并联的P沟道FET P1、P沟道FET L1和并联的N沟道FET N2和N沟道FET L2控制的。用于设定输入信号IN的每个上升沿和下降沿的延时时间最大种类的路径是由2n-1设定表达的。
现在，描述第一实施例的延时控制。
当设定了输入信号IN上升沿的延时时，从控制信号HDLY中随意选出的信号按延时控制器10对上升沿延时的设定为高/低，且连接到信号上的FET H1和H2中的FET或者为开或者为关，并且由于FET处于开状态时，FET H1和H2的电阻值，可以用所示的最大为2n-1的路径控制输入上升沿的延时。此处，最大的2n-1的路径意味着由减法所得的数字，当全部电阻元件为关时，在2n组合路径中有一种设定路径，它使阻性元件的数字n处于开或关的两种状态下。
当设定了输入信号IN下降沿的延时后，从控制信号LDLY中随意选出的信号按延时控制器10对下降沿延时的设为高/低，且连接到信号上的FET H1和H2中的FET或者为开或者为关，并且由于FET处于开状态时FET L1和L2的电阻值，可以用所示的最大为2n-1的路径控制输入的下降沿的延时。
通过同时设定上述两种情况，可以同时执行输入信号IN的上升沿和下降沿的延时控制。
下面描述本发明的第二实施例。
图3示出第二实施例的电路结构。图4(A)和4(B)示出第二实施例部分结构的不同修改的电路图，图5(A)和5(B)为第二实施例部分结构的另一些不同修改的电路图。
在本实施例中，在图2的第一实施例中并联的FET由其它可切换的阻性元件所代替。本实施例包括由P沟道FET构成的阻性元件R1,1-R1,n和R2,1-R2,n,以及由N沟道FET构成的阻性元件R1,n+1-R1,2n和R2,n+1-R2,2n，其中由P沟道FET构成的每个阻性元件可包括如图4(A)所示多个串联的P沟道FET或如图4(B)所示多个并联的P沟道FET。这也适用于各阻性元件是由N沟道FET构成时的情况。
如图2的第一实施例，本实施例可以最大设定2n-1来控制输入信号IN的上升沿和下降沿的延时量。
通过图5(A)所示的结构也可获得最大为2n-1的延时量设定，其中并联的FET直接连接到正电源端或负电源端而不经过CMOS栅极P1或N1，通过图5(B)的结构也可获得最大为2n-1的延时量设定，其中连到正电源端或负电源端的FET经过CMOS栅极且连接到正电源端或负电源端的FET不经CMOS栅极而组合起来。
以下描述本发明的第三实施例。
图6示出第三实施例的电路图，图7示出第三实施例结构修改了的电路图。
在实施例中，尽管在第二实施例中FET H1和H2以及FET L1和L2的控制信号具有相反相位(图3)，但控制信号的数目仍增加，这样就可以以相同相位信号而不用反相的控制信号单独控制FET H1和H2以及FET L1和L2。结果，FET H1和H2以及FET L1和L2中的阻性元件就可仅由N沟道FET或者P沟道FET构成。
在本实施例中，由于输入信号IN的上升沿和下降沿的延时量可由前级中最大设定2n-1和后级中最大2n-1延时量来加以控制，当本实施例的这两个级的结构被采用后，就可以实现由(2n-1)×(2n-1)最大设定实现的延时控制。
图7示出一种改进，它通过用同样沟道类型的FET作为用于FETH1和H2中切换用的FET和作为用于FET L1和L2中切换用的FET而减少控制信号数目。另外，在此种改进中，可实现由最大延时量设定2n-1进行的延时控制。
尽管上面描述了分两级而串联的延时元件，但本发明并不局限于此，应当理解，本发明甚至可用一级延时元件或三级及三级以上延时元件来实现。
权利要求
1．一种可变延时电路，其特征在于包括一个延时元件，该延时元件包括多个并联的可切换阻性元件和延时控制器，该阻性元件用于对输入信号延时而获得输出信号，而延时控制器用于有选择地将切换控制信号发送到所述多个阻性元件上，其中通过用来自所述延时控制器的控制信号改变所述阻性元件的电阻值从而改变所述阻性元件的开/关状态而控制输入信号上升沿的延时。
2．一种改变延时电路，其特征在于它包括一个延时元件，该延时元件包括多个并联的可切换阻性元件和延时控制器，该阻性元件用于对输入信号延时而获得输出信号，而延时控制器用于有选择地将切换控制信号发送到所述多个阻性元件上，其中通过用来自所述延时控制器的控制信号改变所述阻性元件的电阻值从而改变阻性元件的开/关状态而控制输入信号下降沿的延时。
3．一种可变延时电路，其特征在于包括一个延时元件，该延时元件包括多个并联的可切换阻性元件和延时控制器，该阻性元件用于对输入信号延时而获得输出信号，而延时控制器用于有选择地将切换控制信号发送到所述多个阻性元件上，其中通过用来自所述延时控制器的控制信号改变所述阻性元件的电阻值从而改变所述阻性元件的开/关状态而控制输入信号上升沿和下降沿的延时。
4．如权利要求3的可变延时电路，其特征在于来自所述延时控制器的控制信号具有相反的相位，以分别控制输入信号的上升沿和下降沿。
5．如前述权利要求1-4任一权利要求的可变延时电路，其特征在于延时元件的两或两个以上级是串联的。
6．如权利要求1、2、3或5所述的可变延时电路，其特征在于所述多个并联的可切换阻性元件是由场效应晶体管构成的。
全文摘要
一种可变延时电路,它包括一个延时元件,该延时元件包括多个并联的可切换阻性元件和延时控制器,该阻性元件用于对输入信号延时而获得输出信号,而延时控制器用于有选择地将切换控制信号发送到多个阻性元件上,其中通过用来自延时控制器的控制信号改变阻性元件的电阻值从而改变阻性元件的开/关状态而控制输入信号上升沿或下降沿的延时。
文档编号H03K5/13GK1233107SQ9910171
公开日1999年10月27日 申请日期1999年1月28日 优先权日1998年1月29日
发明者柴田浩行, 冲村恭典 申请人:日本电气株式会社