专利名称：无乘法器的数字滤波的制作方法
技术领域：
本发明涉及数字滤波技术，更具体地，涉及不用乘法器的滤波技术。
当前技术水平下，在要求抽选高速率数字信号的场合，对于第一抽选级应用着诸如由∑-Δ(累加-增量)调制器产生的1比特信号和级联-积分-梳状滤波器(CIC滤波器)等。然后，跟随以一个常规的有限冲激响应(FIR)抽选滤波器级。以N进行抽选意味着对于每N个数据样值，滤波器输出样值只产生一次。每次滤波器输出为一个多比特的值，它代表了相应的N个数据样值。
图1是先有技术中实现一个三级CIC滤波器的方框图例子，它对输入信号以因子值N进行抽选。从图中可见，CIC滤波器由多个累加器11构成第一级电路，该CIC滤波器工作在快速取样时钟15的速率上。然后，后随的抽选级13在一个较低的抽选时钟17上产生出样值，它是在其输出端上每隔N个样值仅仅给出一个样值而丢弃其它样值来做到的。最后，第三级中包含各个差分器19，它们工作于抽选时钟速率上。
由于全部滤波器系数均置于1，即以CIC滤波器中不需要乘法器。结果，它们能够运行的速度受加法器(在第一级中)的速度所限制。因此当关联到很高的数据率时，CIC滤波器应用于第一抽选级上，以便将数据率充分地降低到能使FIR滤波器可以应用的程度。然而，CIC滤波器的sin(x)/x频率特性必须用随后的FIR滤波器进行补偿，故使得这些FIR滤波器的设计复杂化。对于很高速率的应用来说，CIC滤波器中的加法器将是速率限制因素。
又，图1中示例的结构还是不灵活的，如果要求有快速可变性的滤波器特性(并因而要有改变数目的电路级)，便需要有滤波器组，这进一步使滤波器结构复杂化。
即以，本发明的一个目的是提供出一种改进的数字滤波技术。
按照本发明的一个方面，在这里的滤波装置和方法中可达到上述的和其它的目的，这里包括有接收一个1比特数据样值的L比特组块，其中L大于1；并且，应用该1比特数据样值的L比特组块来选择出2L个滤波器输出值中一个相应的输出值。
按照本发明的另一个方面，在应用1比特数据样值的L比特组块选择出2L个滤波器输出值中一个相应的输出值时，包含了通过可替换地选择一个相应的滤波器系数或是该滤波器系数的反相值，应用该L个1比特数据样值之每一个来确定出一个乘积值；并通过将L个乘积值相加在一起以产生出2L个滤波器输出值中那相应的一个输出值。
本发明的又一个方面，是在应用1比特数据样值的L比特组块选择2L个滤波器输出值中一个相应的输出值时，可以另外地包含了应用1比特数据样值的L比特组块来寻址一个可寻址存储器，该存储器中已经存储了2L个滤波器输出值，其中，每个1比特数据样值的L比特组块对2L个滤波器输出值中一个相应的输出值进行编址，从而可使被选址的滤波器输出值供给在可寻址存储器的一个输出端上。2L个滤波器输出值可以代表2L个可能的L值之总数，每个L值可替换地表示L滤波器系数为1或是L滤波器系数为1的反相。另一种情况，每个值可以替换地表示L滤波器系数为1、或是为0。
本发明的另外方面，单个的可寻址存储器能够以若干个较小的存储器代替，按照地址，每个小存储器从1比特数据样值的L比特组块中接收一个相应的比特子集。将各个较小存储器的输出组合起来，以产生出滤波器输出值。
本发明的再又一个方面，应用1比特数据样值的L比特组块来选择2L个波波器输出值中一个相应的输出值时，可以包含应用1比特数据样值的L比特组块中的一个m(i)比特组来寻址多个(K个)可寻址存储器内一个相应的存储器，其中1≤i≤k，又其中每个可寻址存储器内都已经存储了2m(i)个部分滤波器输出值，其中每个m(i)比特组对2m(i)个部分滤波器输出值中一个相应的输出值进行编址，从而可使一个被选址的部分滤波器输出值供给在该可寻址存储器的一个输出端上。然后，通过将K个可寻址存储器中来的部分滤波器输出值组合起来，可以产生出2L个滤波器输出值中那个相应的输出值。某些实施例中，m(i)=L/K,1≤i≤k。也就是，K个存储器内之每一个可以从1比特数据样值的L比特组块中接收到相同数目的也即L/K个的比特。
本发明的再又一个方面，使1比特数据样值的一个或多个N比特组块锁存于一个级联锁存器布置内，其中，每一个锁存步骤是响应于一个抽选时钟信号而实施的，也就是每隔N个取样时钟速率信号，实施一次锁存。将一个或多个级联锁存器之每一个来的锁存值组群在一起，以形成被接收的1比特数据样值的L比特组块之至少一部分。
本发明的还一个方面，提供出一个附加的锁存器，它从一个或多个级联锁存器布置之最后一个锁存器的输出中接收和锁存一个或多个1比特数据样值，其中，该附加的锁存器其工作响应于抽选时钟信号。自附加的锁存器来的一个锁存值用来形成被接收的1比特数据样值的L比特组块之至少一部分。当L不是N值的一个整数倍时，该附加的锁存器将是有用的。
本发明再又一个方面，1比特数据样值是在取样时钟的控制下串行地接收的。然后，将串行接收之1比特数据样值的N比特组块供给级联锁存器中的第一锁存器应用。
结合附图阅读下面详细的说明，可了解本发明的目的和优点，各附图中图1是先有技术中实施一个三级CIC滤波器例子的方框图；图2是按照本发明的一个方面的一种L阶无乘法器抽选滤波器例子的方框图；图3是按照本发明的另一个方面的一种无乘法器抽选滤波器之另一个实施例的方框图；图4是按照本发明的又一个方面的另一种无乘法器抽选滤波器现在，针对有关各图说明本发明的各种特性，各图中，类同的部分标识以相同的参考字符标出。
图2是按照本发明的一个方面的一种L阶无乘法器抽选滤波器例子的方框图。一个L比特移位寄存器101在一个数据输入端上接收1比特输入数据103。该L比特移位寄存器101由一个快速取样时钟105给以时钟节拍，使每个输入数据值每节拍移位一次。一个L比特锁存器107有一个数据输入端，它在连接上用以接收自L比特移位寄存器101来的L比特输出。L比特锁存器107由一个抽选时钟109给以时钟节拍，它按每N个周期的快速取样时钟105给一次节拍。因此，每节N个数目的1比特输入数据样值(顺序地)装载入L比特移位寄存器101时，一个L比特数据样值的组块由时钟节拍驱动入锁存器107中。
对于给出在L比特锁存器107输出端上的L个值之每一个，需乘以L个系数中一个相应的系数，标志ax,1＜x＜L。假定每个锁存的数据值表示为或是值“1”、或是值“-1”，则每一个乘积将或是为该系数ax，或是为该系数的反相值-ax。因此，按照本发明的另一个方面，将这些可能值之每一个提供至开关111-1、……、111-L的一个输入端上。由给出在L比特锁存器107之输出端上的每一个比特控制诸开关111-1、……、111-L中一个相应开关的切换工作，使得有合适的乘积给出于开关111-1……、111-L的输出端上。也就是，实现滤波工作中所需的相乘是应用了诸信号比特对于相应系数之正值或是负值作出的选择。然后，诸开关111-1、……、111-L的输出供给到加法电路上，诸如所示例的多个加法器113-1、……、113-L上，以便产生出滤波和抽选的信号115。按这种布置，在实施相乘和相加运算的同时，下一个1比特输入样值的N宽度组块被读取。也就是，滤波器运算(以系数相乘并随后相加)是在抽选速率上完成的，它提供出了比之常规的CIC滤波器之运算高得多的速度，后者的加法器必须工作于快速取样时钟速率上。
本发明的另一个方面，该滤波器可以进一步简化成如图3所示的方框图。这个实施例的工作是基于滤波器输出信号Y的数学表达式，即Y=±a1±a2±a3……±aL。诸系数的各个符号由样值信号103之相应的1比特值予以选定。带符号的滤波器系数之组合也即y值的总数，有2L个。这导致了一种新的结构，它不需要任何算法操作的动态性能。去掉了开关111-1、……、111-L和加法器113-1、……、113-L，而是提供出一个可寻址存储器201，在其中已经存储入全部可能的2L种滤波器系数组合，它们的地址对应于在L比特锁存器107输出端上提供出的L比特样值组之每一个可能的样值组。自L比特锁存器107来的L比特长的信号组块加到存储器201的地址输入端，从而由之选择出相应的、预存储的输出值Y。
由于存储于L比特锁存器107中的比特数目即L值愈来愈大，在某些实施例中存储器201的规模可能增长到大于实际可行性。因此，在图4中示明的本发明之另一个方面上，给出了另一个实施例，其中，由多个较小的可寻址存储器301更替掉那个较大的存储器201。这个实施例中，将给出在L比特锁存器107输出端上的L个数据样值再分割成K个组块。如果K是L的一个因子，则其每个子组块可对诸存储器301之一进行编址，并在各存储器中存储了2L/K种系数组合。由诸如多个加法器303的相加电路，可将多个存储器301的输出组合起来。如此，总的存储器规模降低到K×2L/K，其代价是要求有较多的加法器工作于抽选时钟频率上。因此，这种分布式结构是图2和图3中示明的并在上面说明之结构的一种中间方案。尽管图4上所示的实施例中表明，供给每个存储器301的比特数目L/K对于全部存储器301来说是相同的，但不必需是这样的。也就是，在另外的实施例中，在存储器301的数目K与供给任一个存储器的比特数目之间不必需存在一定关系。这些另外的实施例中，对不同的存储器301可供给以不同的比特数目，条件是任一给定的存储器301的规模大得足够提供出一个完全的地址空间，就如供给它的地址比特数目所规定的那样。例如，如果L=8，可以这样地构成具有两个存储器301的滤波器，第一个存储器301接收L比特锁存器107之比特数中的2个比特，第二个存府器301接收L比特锁存器107中的其余6个比特。这个例子中，第一个存储器301必须有至少22个可寻址存储位置，而第二个存储器301必须至少有26个可寻址存储位置。
对于阶数L＞N的滤波器，L比特移位寄存器可以减低到利用位长不大于N比特的移位寄存器来实施。其优点在于实践中易于实施，因为这种寄存器能运行于最高速度上(也即快速取样时钟速率上)，而高速度器件的数目应尽可能地减少。如图5中表明的实施例例子所示，L比特锁存器107由多个级联连接的N比特锁存器401取代(N＜L)，按照需要存储1比特样值103之L个最新的值。每个锁存器401由抽选时钟提供时钟节拍，又每个锁存器401(第一个锁存器401除外)各接收级联连接中其前面一个锁存器401来的N比特输出。级联连接中的第一锁存器401接收N比特移位寄存器101来的N比特输出。
每个锁存存器401的输出还馈给一个存储块403地址端口中的一个相应部分上。存储块403中已经存储了每一种可能的系数组合，与锁存器401能给出的可能的输入地址值2L保持一致。尽管存储块403表示成单一个存储器(诸如图3中所示的存储块)，但在另外的场合下可如图4中所示的布置那样用多个存储器来实现，或者在再又的场合下可采用如图2中所示的结构(也就是，有多个电路，在单个1比特样值的控制下对每个电路的一个输出端上可替换地供给以一个系数值或是该系数值的反相值)。
图5所示的结构中，N比特宽的组块按着抽选时钟109的每一时钟节拍从一个锁存级移位到下一个锁存级上。每当N比特锁存器401的内容改变时，新锁存的数据块提供出来作为进入存储块403的地址之一部分。在组合系数时，全部锁存器401的内容从存储块403上选择出另一个值。该值给出于存储块403的输出端上，构成了滤波的信号。这里，滤波器的阶数为L,M是级联中的级数。L不必需是N值的整数倍，所以最后的锁存器401-M的规模可以小于其它锁存器。在这样一种情况下，最后的锁存器401-M的规模因而应减小，所以它的输出不必去尝试访问比之存储块403能存储的地址空间为大的地址空间。特别地，假设L=Q·N+R，试中Q为整数，且R＜N，则当L为N的一个整数倍时，将有R=0，而所需的锁存器总数M将等于Q，每个锁存器为一个N比特锁存器401。此种场合，图5中表明的最后锁存器401-M用不到。
然而，当L不是N的整数倍时，R为一个非零的余数，决定于R=(L-Q·N)。此种场合，锁存器的总数M需为Q+1。这些锁存器中，Q个锁存器为N比特锁存器401，而最后的锁存器401-M(也即锁存器号Q+1)应有的规模等于R。
这里所公开的滤波器结构例子都是无乘法器的，并在抽选时钟速率上实施算术加法运算。所以，它们比之当前技术水平下应用的CIC滤波器速度快得多。而且，由于这里所公开的滤波器技术中采用一般的FIR滤波，它不需要处理特殊的滤波器特性，诸如常规CIC滤波器中的sin(x)/x频率特性形状。现在的做法是，本滤波器能直接按最好的特性来设计。同时，做到了速度提高和功率降低，部分原因在于，由无源的存储器读取操作代替了数字滤波中通常所关联的有源的相乘操作。由于输入速率高，通过滤波器的信号延时也非常小。
这里公开的本发明的滤波技术还给出了多变性的优点，因为可以将不同的滤波器特性简单地存储入存储器中，用附加的地址比特进行选择就可以实现多变的特性。这样的布置显然容许瞬时地切换滤波器特性。
已经参照一种特定实施例说明了本发明。然而，对本技术领域内的普通技术人员来说，可以用不同于上面所述的优选实施例形式而以特有的形式来实施本发明。虽然能够这样做，但偏离不开本发明的精神实质。这里的优选实施例只不过是示例，不应认为是对本发明之任何方式的限制。本发明的范围由所附的权利要求来限定，而不是由前面的说明书来定，处在权利要求书范围内的所有变型和等效替代都意味着是在权利要求之范围内的。
权利要求
1．一种数字滤波器，包含有一个用以接收1比特数据样值之L比特组块的装置，这里的L大于1；以及一个应用该1比特数据样值之L比特组块来选择出2L个滤波器输出值中一个相应之输出值的装置。
2．如权利要求1的数字滤波器，其中，应用1比特数据样值之L比特组块选择出2L个滤波器输出值中一个相应之输出值的装置中，包括数目为L的开关，每一个用以选择性地输出一个滤波器系数，或是输出一个该滤波器系数的反相值，其中，该选择是由L个1比特数据样值中一个相应的样值控制的；以及一个装置，通过将L个开关的输出相加在一起，以产生出该2L个滤波器输出值中那相应的一个输出值。
3．如权利要求1的数字滤波器，其中，应用1比特数据样值之L比特组块选择出2L个滤波器输出值中一个相应之输出值的装置中，包括一个可寻址存储器，它具有一个地址端口，在连接上用以接收该1比特数据样值的L比特组块，该存储器中已经存储了2L个滤波器输出值，其中，每个1比特数据样值的L比特组块对2L个滤波器输出值中一个相应的输出值进行编址，从而可使被选址的滤波器输出值供给在可寻址存储器的一个输出端上。
4．如权利要求3的数字滤波器，其中2L个滤波器输出值代表了2L种可能的L值之总数，每个L值可替换地代表L滤波器系数为1，或是代表该L滤波器系数为1的一个反相值。
5．如权利要求3的数字滤波器，其中，2L个滤波器输出值代表了2L种可能的L值之总数，每个L值可替换地代表L滤波器系数为1、或是为0。
6．如权利要求1的数字滤波器，其中，应用1比特数据样值之L比特组块选择出2L个滤波器输出值中一个相应之输出值的装置中，包括数目为K个的可寻址存储器，每个存储器有一个地址端口，在连接上用以接收1比特数据样值之L比特组块中一个相应的m(i)比特组，其中，1≤i≤k，又每个存储器中已经存储了2m(i)个部分滤波器输出值，其中，每个m(i)比特组对2m(i)个部分滤波器输出值中一个相应的输出值进行编址，从而可使一个被选址的部分滤波器输出值供给在该可寻址存储器的一个输出端上；以及一个装置，通过将K个可寻址存储器来的诸部分滤波器输出值相加在一起，以产生出该2L个滤波器输出值中那相应的一个输出值。
7．如权利要求6的数字滤波器，其中，m(i)=L/K,1≤i≤k。
8．如权利要求1的数字滤波器，还包括一个L比特移位寄存器，用以在一个取样时钟的控制下串行地接收1比特数据样值；以及一个L比特锁存器，在连接上用以从该L比特移位寄存器的一个并行输出中接收1比特数据样值的L比特组块，并用以将该1比特数据样值的L比特组块加到一个用于接收该1比特数据样值之L比特组块的装置上，其中，该L比特锁存器在一个抽选时钟的控制下实施一种锁存操作，该抽选时钟使得每N个取样时钟信号实施一次锁存操作。
9．如权利要求1的数字滤波器，还包括一个或多个级联连接的锁存器装置，每个锁存器装置用以存储1比特数据样值的N比特组块，其中，每个锁存器装置响应于一个抽选时钟信号而实施一次锁存操作，该抽选时钟信号是对每N个取样时钟速率的信号给出一次输出，其中，将一个或多个级联连接的锁存器装置之每一个来的输出组群在一起，以形成1比特数据样值之L比特组块中的至少一部分，它们供给到一个用于接收该1比特数据样值之L比特组块的装置上。
10．如权利要求9的数字滤波器，还包括一个附加的锁存器，在连接上用以接收和锁存自一个或多个级联连接的锁存器装置之最后一个的输出上来的一个或多个1比特数据样值，其中，该附加的锁存器装置响应于该抽选时钟信号而实施一次锁存操作，其中，自该附加的锁存器装置来的一个输出形成1比特数据样值之L比特组块中的至少一部分，它们供给到一个用于接收该1比特数据样值之L比特组块的装置上。
11．如权利要求9的数字滤波器，还包括一个N比特移位寄存器，用以在一个取样时钟的控制下串行地接收1比特数据样值，并用于将一个1比特数据样值的N比特组块供给到锁存器装置中的第一个上。
12．一种数字滤波方法，包括步骤接收1比特数据样值的一个L比特组块，其中，L大于1；以及应用该1比特数据样值的L比特组块来选择出2L个滤波器输出值中一个相应的输出值。
13．如权利要求12的方法，其中，应用1比特数据样值之L比特组块选择出2L个滤波器输出值中一个相应之输出值的步骤中，包括步骤通过替换地选择一个相应的滤波器系数或是选择该滤波器系数的反相值，应用L个1比特数据样值之每一个样值来确定出一个乘积值；以及通过将L个乘积值相加在一起，产生出2L个滤波器输出值中那相应的一个输出值。
14．如权利要求12的方法，其中应用1比特数据样值之L比特组块选择出2L个滤波器输出值中一个相应之输出值的步骤中，包括步骤应用1比特数据样值的L比特组块来寻址一个可寻址存储器，该存储器中已经存储了2L个滤波器输出值，其中，每一个1比特数据样值之L比特组块对2L个滤波器输出值中一个相应的输出值进行编址，从而可使被选址的滤波器输出值供给在可寻址存储器的一个输出端上。
15．如权利要求14的方法，其中，2L个滤波器输出值代表了2L种可能的L值之总数，每个L值可替换地代表L滤波器系数为1，或是代表L滤波器系数为1的一个反相值。
16．如权利要求14的方法，其中2L个滤波器输出值代表了2L种可能的L值之总数，每个L值可替换地代表L滤波器系数为1，或是为0。
17．如权利要求12的方法，其中，应用1比特数据样值之L比特组块选择出2L个滤波器输出值中一个相应之输出值的步骤中，包括步骤应用1比特数据样值之L比特组块中的一个m(i)比特组对数目为K个的可寻址存储器中一个相应的存储器进行寻址，其中1≤i≤k，又其中每个可寻址存储器中已经存储了2m(i)个部分滤波器输出值，其中，每个m(i)比特组对2m(i)个部分滤波器输出值中一个相应的输出值进行编址，从而可使一个被选址的部分滤波器输出值供给在该可寻址存储器的一个输出端上；以及通过将K个可寻址存储器来的部分滤波器输出值相加在一起，产生出2L个滤波器输出值中那相应的一个输出值。
18．如权利要求17的方法，其中，m(i)=L/K,1≤i≤k。
19．如权利要求12的方法，还包括步骤在一个取样时钟的控制下串行地接收1比特数据样值，并存储入L个最新接收到的1比特数据样值；以及锁存该L个最新接收到的1比特数据样值，并应用诸锁存的1比特数据样值作为1比特数据样值的L比特组块，其中，每N个取样时钟信号实施一次锁存操作。
20．如权利要求12的方法，还包括一个或多个级联锁存步骤，每个级联锁存步骤中包括有1比特数据样值的一个N比特组块进行存储的步骤，其中，每一次锁存步骤是响应于一个抽选时钟信号而实施的，抽选时钟信号使得每N个取样时钟速率的信号实施一次锁存步骤；以及将一个或多个级联锁存步骤之每一个步骤来的锁存值相加在一起，以形成被接收的1比特数据值之L比特组块中的至少一部分。
21．如权利要求20的方法，还包括一个附加的锁存步骤，它包括有这样的步骤，对于一个或多个级联锁存步骤之最后一个中的一个输出，从那里接收和锁存一个或多个1比特数据样值，其中，该附加的锁存步骤是响应于抽选时钟信号作出实施的；以及应用一个来自附加的锁存步骤中的锁存值，以形成被接收的1比特数据样值之L比特组块中的至少一部分。
22．如权利要求20的数字滤波器，还包括在一个取样时钟控制下串行地接收1比特数据样值的步骤，并给出一个1比特数据样值的N比特组块，应用于诸级联锁存步骤内的第一个步骤中。
全文摘要
通过接收1比特数据样值的L比特组块来实现的数字滤波,其中L大于1,并应用该1比特数据样值的L比特组块选择出文档编号H03H17/06GK1311921SQ99809386
公开日2001年9月5日 申请日期1999年7月15日 优先权日1998年8月7日
发明者D·利普卡 申请人:艾利森电话股份有限公司