控制浮动偏置电路2调整所述MOS管的衬底的电压；从而实现跟随输入输出端PAD的电压调整所述MOS管的衬底的电压，进一步提高了阻止形成所述输入输出端PAD到所述MOS管的衬底的漏电流的调整速度，进而提高了阻止形成输入输出端PAD经过该PN结到电源OVDD的漏电流的响应速度。
[0025]图3示出了本发明实施例提供的栅跟随输入输出电路的电路，为了便于说明，仅示出了与本发明实施例相关的部分，详述如下。
[0026]其中，优选的是，所述栅跟随电路I包括:
[0027]第一PMOS 管 MP1、第三 NMOS 管 MN3、第四 NMOS 管 MN4、第五 NMOS 管 MN5、第六 NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十四NMOS管MN14、第九反相器XI9，第十反相器XI10，第十一反相器XIll以及第一电阻Rl ；
[0028]所述第一 PMOS管MPl的源极为所述栅跟随电路I的输入端，所述第一 PMOS管MPl的栅极和漏极分别接电源和所述第四NMOS管MN4的栅极，所述MOS管的衬底包含所述第一PMOS管MPl的衬底，所述第一 PMOS管MPl的漏极为所述栅跟随电路I的第一控制端、第二控制端以及保护信号端，所述第四NMOS管MN4的源极和漏极分别接电源和所述第九反相器XI9的输入端，所述第三NMOS管MN3的源极、栅极以及漏极分别接所述第一 PMOS管MPl的漏极、电源以及所述第九反相器XI9的输入端，所述第五NMOS管MN5的漏极、栅极以及源极分别接所述第一 PMOS管MPl的漏极、所述第九反相器XI9的输出端以及所述第七NMOS管MN7的漏极，所述第六NMOS管MN6的漏极、栅极以及源极分别接所述第一 PMOS管MPl的漏极、电源以及所述第七NMOS管丽7的漏极，所述第七NMOS管丽7的栅极和源极分别接电源和地，所述第十反相器XIlO的输入端和输出端分别接所述第九反相器XI9的输出端和所述第八NMOS管MN8的栅极，所述第八NMOS管MN8的漏极和源极分别接所述第一 PMOS管MPl的漏极和所述第九NMOS管MN9的漏极，所述第九NMOS管MN9的栅极和源极分别接所述第十一反相器XIll的输出端和地，所述第十四NMOS管MN14的漏极、栅极以及源极分别接所述第十一反相器XIll的输入端、电源以及所述第一电阻Rl的第一端，所述第十四NMOS管MN14的漏极为所述栅跟随电路I的输出端，所述第一电阻Rl的第二端接所述第一 PMOS管MPl的源极。
[0029]另外，所述第一 PMOS管MPl的漏极接TG节点。所述MOS管的衬底接F节点。
[0030]其中，优选的是，所述浮动偏置电路2包括:
[0031]第八PMOS管MP8和第九PMOS管MP9 ；
[0032]所述第八PMOS管MP8的栅极为所述浮动偏置电路2的受控端，所述第八PMOS管MP8的漏极和源极分别接电源和所述第九PMOS管MP9的源极，所述第八PMOS管MP8的源极和所述第九PMOS管MP9的源极均接所述MOS管的衬底，所述第八PMOS管MP8的衬底接所述第八PMOS管MP8的源极，所述第九PMOS管MP9的衬底接所述第九PMOS管MP9的源极，所述第九PMOS管MP9的漏极和栅极分别接所述第八PMOS管MP8的栅极和电源。
[0033]其中，优选的是，所述静电释放电路4包括:
[0034]第十PMOS 管 MP10、第 ^^一PMOS 管 MPl 1、第十二 PMOS 管 MP12、第十五 NMOS 管 MN15、第十六NMOS管MN16以及第十七NMOS管MN17 ；
[0035]所述第十二PMOS管MP12的源极和衬底均接电源，所述第十二PMOS管MP12的栅极和漏极分别接地和所述第i^一PMOS管MPlI的栅极，所述第i^一PMOS管MPlI的源极和漏极分别接电源和第十PMOS管MPlO的源极，所述MOS管的衬底包含所述第i^一 PMOS管MPll的衬底和所述第十PMOS管MPlO的衬底，所述第十PMOS管MPlO的栅极为所述静电释放电路4的受控端，所述第十PMOS管MPlO的漏极接所述输入输出端，所述第十七NMOS管丽17的漏极、栅极以及源极分别接所述第十PMOS管MPlO的漏极、电源以及所述第十六WOS管丽16的漏极，所述第十五NMOS管MN15的漏极、栅极以及源极分别接所述第十六NMOS管MN16的源极、电源以及地，所述第十六NMOS管丽16的源极接地。
[0036]其中，优选的是，所述输出级电路3包括:
[0037]第二PMOS 管 MP2、第三 PMOS 管 MP3、第一 NMOS 管 MNl 以及第二 NMOS 管 MN2 ；
[0038]所述第二 PMOS管MP2的源极、栅极以及漏极分别接电源、所述输出前级驱动电路的第一输出端(POl)以及所述第三PMOS管MP3的源极，所述第三PMOS管MP3的栅极为所述输出级电路3的受控端，所述第一 NMOS管MNl的漏极、栅极以及源极分别接所述第三PMOS管MP3的漏极、电源以及所述第二 NMOS管MN2的漏极，所述第二 NMOS管MN2的栅极和源极分别接所述输出前级驱动电路的第二输出端P02以及地。
[0039]下面结合图2说明本实施例的工作原理:
[0040]当所述集成芯片的I/O电路工作在输入模式时，输出使能信号EN为3.3V的逻辑高电平；进而，输出前级驱动电路第一输出端POl输出3.3V的高电平，所述输出前级驱动电路的第二输出端P02输出OV的低电平。输入级电路中的第二 PMOS管MP2以及第二 NMOS管MN2均截止，输出前级驱动电路使输入输出端PAD呈高阻态，所述集成芯片的所述输入输出端PAD进入接收模式。
[0041]在所述输入输出端PAD处于接收模式下,若从输入输出端PAD输入5V的电信号，因此输入的电信号得电压高于电源OVDD (电源OVDD的电压为:3.3V)的电压，由于栅跟踪电路中的第一 PMOS管MPl的栅极和源极分别接接电源OVDD和输入输出端PAD，第一 PMOS管MPl导通；与此同时，由于第六NMOS管丽和第七NMOS管丽7的栅极均接电源0VDD，因此，六NMOS管MN和第七NMOS管MN7 —直处于导通状态；进而，第三NMOS管MN3、第六NMOS管MN6以及第七NMOS管MN7对输入输出端PAD进行分压，TG结点上的电压为第六NMOS管MN6和第七NMOS管MN7串联后的电压；需要说明的是，第六NMOS管MN6和第七NMOS管MN7均采用长沟道的NMOS管(导通时的电阻阻值仍较大)，因此，TG电位可近似达到5V。进而，输出级电路3中第三PMOS管MP3和静电释放电路4中的第十PMOS管MPlO均截止，即使输入输出端PAD的电信号的电压大于电源OVDD的电压,有效地阻止了输入输出端PAD经过第三PMOS管MP3和/或第十PMOS管MPlO形成与电源OVDD的电流通路，避免了产生输入输出端PAD倒流向电源OVDD的漏电流。与此同时，5V的TG节点与所述第八PMOS管MP8的栅极连接，使得浮动偏置电路2中的第八PMOS管MP8截止，第九PMOS管MP9导通，进而通过TG节点向F节点充电，即TG节点通过第九PMOS管MP9的漏极向F节点充电，进而PMOS管的N阱(与F节点连接)电位近似也为5V。其中，第三PMOS管MP3、第二 PMOS管MP2、第一 PMOS管MP1、第十PMOS管MPlO以及第i^一 PMOS管MPll等PMOS管均做在N阱里，由于在MOS管衬底制成的PMOS管的N阱接结点F，输入输出端PAD上的高电压的电信号并不能使PMOS管的漏极(接输入输出端PAD)和衬底之间的PN结正向导通，阻止了形成输入输出端PAD流向PMOS管的N阱的泄漏电流(即输入输出端PAD流向MOS管衬底的漏电流)。与此同时，TG节点为5V，栅跟踪电路中的第四NMOS管MN4导通；进而，第九反相器XI9的输入端输入高电平信号(3.3V)，输出端为低电平信号；进而，第五NMOS管丽5截止，没有对TG节点的电位造成影响；进而，第十反相器XIlO输出高电平信号；进而，第八NMOS管MN8的栅极为3.3V的高电平信号，但第八NMOS管MN8导通与否还要取决于第九匪OS管MN9是否导通。同时，由于输入输出端为5V的高电平，以及第十四NMOS管丽14的栅极接电源0VDD，第H 反相器XIll的输入端输入高电平信号,输出端输出低电平信号,第八NMOS管MN9截止，从而使得MN8截止，没有对TG节点的电位造成影响。
[0042]当从输入输出端PAD输入的电信号的电压低于或等于电源OVDD的电压时，第一PMOS管MPl截至，一直导通的第六NMOS管MN6和第七NMOS管MN