号IN具有输入逻辑高电压电平和输入逻辑低电压电平。输出信号OUT具有输出逻辑高电压电平和输出逻辑低电压电平。输出逻辑高电压电平的电压电平大于输入逻辑高电压电平。在一些实施例中，输出逻辑高电压电平的电压电平是输入逻辑高电压电平的两倍。输出逻辑低电压电平的电压电平大于输入逻辑低电压电平。在一些实施例中，输出逻辑低电压电平等于输入逻辑高电压电平。在一些实施例中，输入信号IN的电压摆动等于输出信号OUT的电压摆动。
[0035]通过INV1、C1和INV2，电压电平从输入信号IN的电压电平位移至输出信号OUT的电压电平。INV2的逻辑低电压电平设置为高于INV1的逻辑低电压电平。INV2和INV1的逻辑低电压电平之间的压差存储在第一电容器C1中。在用于避免发生故障之前，VI和V2节点处的电压电平需要设置为逻辑低电压电平。反相器INV2的输出端的电压电平对应于输出信号OUT的电压电平。
[0036]第一电容器C1防止反相器INV1和反相器INV2之间的直流(DC)的直接连接。防止DC的直接连接通过减小反相器内的晶体管所经受的电压摆动而有助于减少有关反相器INV2的可靠性问题。第一电容器C1的电容大于布局依赖电容。布局依赖电容是由布局设计内的寄生效应产生的电容。在一些实施例中，第一电容器C1的电容在数十毫微微法拉(fF)的范围内。在一些实施例中，第一电容器Cl的电容大于约20fF。在一些实施例中，第一电容器C1的电容介于约40fF至约50fF的范围内。如果第一电容器C1的电容太低，则电平位移器100对布局依赖寄生电容器的敏感性增大。如果第一电容器C1的电容太高，则增大电平位移器100的尺寸，而其性能没有显著提高。
[0037]边沿检测器110被配置为在检测到输入信号IN的上升沿和下降沿时选择性地停用锁存器回路120的传输门125。边沿检测器110包括连接至反相器INV1的输出端的输入端。边沿检测器110包括两个输出端。两个输出端中的每个输出端均连接至传输门125以控制传输门的导电性。
[0038]在一些实施例中，电平位移装置100定位在输入/输出(I/O)电路和核心电路之间。来自I/O电路的写入信号通过电平位移装置100以由核心电路处理，在电平位移装置100中，信号电压摆动不超出核心器件的耐受电压的上限。通过选择性地停用传输门125，边沿检测器110有助于防止来自输入信号IN且通过C1的接收到的写入信号所引起电流Iw和通过锁存器回路120的电流Ik之间的竞争。防止电流Iw和电流Ik之间的竞争有助于减小驱动器的尺寸以及电平位移装置100所需要的功耗。减小驱动器的尺寸转而降低器件的整体尺寸。
[0039]在一些实施例中，通过锁存器回路120的反馈的中断持续时间介于约5皮秒(ps)至约10ps的范围内。在一些实施例中，中断的持续时间为约15ps。中断的持续时间足够长以允许写入信号通过电平位移装置100。中断的持续时间足够短以帮助保持输出信号OUT的恒定输出。
[0040]与其他方法相比，对于输入信号IN和输出信号0UT，电平位移装置100能够保持相同的电压摆动。保持相同的电压摆动允许用具有与核心电路类似的薄栅极介电层的器件来形成电平位移装置100。与包括较厚栅极介电层器件的结构相比，薄栅极介电层减小电平位移装置100中的器件的尺寸。与具有较厚栅极介电层的器件相比，较小的器件尺寸也增大电平位移装置100中的器件的开关速度。在一些实施例中，电平位移装置100能够在高达约10千兆比特每秒(Gb/s)的频率下运行。
[0041]电平位移装置100对输入信号IN的频率有依赖。在一些情况下，随着输入信号IN的频率减小，电平位移装置100出现了通过电平位移装置传播的信号的衰减。例如，在一些情况下，随着输入信号IN的频率减小，第一电容器Cl的第一侧处的电压摆动将小于第一电容器的第二侧处观察到的电压摆动。第一电压VI和第二电压V2之间的差确定输入信号IN和输出信号OUT的电压之间的电压位移电平。
[0042]图2是根据一些实施例的电平位移装置200的示意图。电平位移装置200中的类似器件的参考数字为电平位移装置100的参考数字增加100。与电平位移装置100相比，电平位移装置200包括连接至第一电容器C1的第二侧的第二电容器C2。第二电容器C2的第一侧被配置为接收电压VDDQ。第二电容器C2的第二侧连接至第一电容器C1的第二侧。与电平位移装置100相比，电平位移装置200基本上不会由于输入信号IN的频率而产生信号衰减。
[0043]电平位移装置200包括第二电容器C2，第二电容器C2有助于基于第一电容器C1和第二电容器之间的电容比率来控制第二电压V2。第二电压V2由等式给出:
[0044]V2 = [ (VDDQ*C2) + (V1 *C 1) ] / (C1+C2)
[0045]其中，VDDQ是第二电容器C2的第一侧处的电压电平，C2是第二电容器的电容，VI是第一电容器C1的第一侧处的电压电平，而C1是第一电容器的电容。第二电压V2基本上独立于输入信号IN的频率，这有助于保持输入信号的电压电平和输出信号OUT的电压电平之间的精确的关系而没有依赖于频率的衰减。
[0046]在一些实施例中，第二电容器C2具有大于约20fF的电容。如果第二电容器C2的电容太低，则电平位移器200对第一电容器和第二电容器的布局依赖寄生电容的敏感性增大。如果第二电容器C2的电容太高，则电平位移器200的尺寸增大，而其性能没有显著提高。在一些实施例中，电平位移装置200中的第一电容器C1的电容小于电平位移装置100中的第一电容器C1的电容(图1)。
[0047]图3是根据一些实施例的边沿检测器300的示意图。在一些实施例中，边沿检测器300是诸如电平位移装置100 (图1)或电平位移装置200 (图2)的电平位移装置的一部分。边沿检测器300包括第一输入端IN1。第一输入电容器C10被配置为从第一输入端IN1接收输入信号。晶体管Ml的第一端子连接至输入电容器C10的第二侧。晶体管Ml的第二端子连接至逻辑低电压电平VSSQ。晶体管Ml的栅极被配置为接收逻辑高电压电平VDDQ。第一输入电容器C1的第二侧也连接至晶体管M2的栅极。晶体管M2的第一端子连接至第一输出端0UT1。晶体管M2的第二端子连接至逻辑低电压电平VSSQ。晶体管M3的栅极也连接至逻辑低电压电平VSSQ。晶体管M3的第一端子连接至逻辑高电压电平VDDQ。晶体管M3的第二端子连接至第一输出端0UT1。第二输入电容器C12被配置为在第二输入电容器的第一侧处接收来自第二输入端IN2的输入信号。第二输入电容器C12的第二侧连接至晶体管M4的栅极。晶体管M4的第一端子连接至逻辑低电压电平VSSQ。晶体管M4的第二端子连接至第一输出端0UT1。晶体管M5的第一端子也连接至第二输入电容器C12的第二侧。晶体管M5的第二端子连接至逻辑低电压电平VSSQ。晶体管M5的栅极连接至逻辑高电压电平VDDQ。反相器INV10的输入端连接至第一输出端0UT1。反相器INV10的输出端连接至第二输出端0UT2。
[0048]边沿检测器300被配置为输出恒定电压电平，除了当上升沿或下降沿出现在第一输入端IN1或第二输入端IN2处时之外。边沿检测器300被配置为输出逻辑高电压电平VDDQ，除非出现上升沿或下降沿。在一些实施例中，边沿检测器300被配置为输出逻辑低电压电平VSSQ，除非出现上升沿或下降沿。
[0049]晶体管Ml、M3和M5被配置为在边沿检测器300的运行的整个周期期间都处于导电状态。晶体管Ml在运行的整个周期期间处于导电状态使得当未出现上升沿或下降沿时，晶体管M2的栅极处的电压为逻辑低。晶体管M5在运行的整个周期期间处于导电状态使得当未出现上升沿或下降沿时，晶体管M4的栅极处的电压为逻辑低。晶体管M3在运行的整个周期期间处于导电状态使得当未出现上升沿或下降沿时，第一输出端0UT1处的电压为逻辑高而第二输出端0UT2处的电压为逻辑低。
[0050]在运行期间，当