图3所示，所述TG门的逻辑关系为：
[0042] p=A，Q = B，R=AB? C。
[0043] 在本发明的一种【具体实施方式】中，所述TG门的第三输出端连接于所述第二可逆JK 触发器的J端，所述第二可逆JK触发器的第一输出端输出十进制数的第三位q3。
[0044] 在该种实施方式中，所述第二可逆JK触发器的第二输出端&连接于所述第一可 2^ 3 逆JK触发器的J端。
[0045] 通过上述的方式实现信号的反馈，输出端的Q3~Qo分别作为8421B⑶码异步十进制 计数器的第3位到第0位输出。
[0046] 在该种实施方式中，所述第一JK触发器的K端连接于高电平;所述第二JK触发器的 K端连接于高电平。
[0047] 在该种实施方式中，所述第一可逆JK触发器包括：
[0048] 第一MFRG门、第二MFRG和F2G门，所述第一MFRG门的第二输入端为所述第一可逆JK 触发器的J端；所述第一MFRG门的第三输入端为所述第一可逆JK触发器的K端；所述第一 MFRG门的第一输出端连接于所述第二MFRG门的第三输入端;所述第一 MFRG门的第二输出端 连接于所述第二MFRG门的第二输入端;第二MFRG门的第一输入端为第一可逆JK触发器的时 钟端;第二MFRG门的第三输出端连接于所述F2G门的第一输入端;所述F2G门的第二输入端 连接于低电平，所述F2G门的第三输入端连接于高电平，所述F2G门的第一输出端连接于所 述第一 MFRG门的第一输入端，所述F2G门的第二输出端和所述F2G门的第三输出端分别为所 述第一可逆JK触发器的第一输出端Q和所述第一可逆JK触发器的第二输出端?)。
[0049]其中，图2为F2G门的结构示意图，其具有三个输入端和三个输出端，其逻辑关系 为：P = A，Q = A?B，R = A? C;图4为MFRG门的结构示意图，其逻辑表达式为：Ρ = Α， g 万，1 = ?十,彳召。图5(a)所示是第一可逆JK触发器JK_FF的组成原理图，当 然第二可逆JK触发器的实现架构图和第一可逆JK触发器的实现结构一样，只要通过这样的 结构，可以实现JK触发器的功能，并且可实现低能耗进行计数的效果。
[0050] 在本发明的一种【具体实施方式】中，所述第一可逆T触发器的第一输入端为T端;所 述第一可逆T触发器的第二输入端作为所述可逆T触发器的时钟端;所述第一可逆T触发器 的第四输入端连接于低电平;所述第一可逆T触发器的第三输出端连接于所述第一可逆T触 发器的第三输入端;所述第一可逆T触发器的第四输出端连接于所述FG门的第一输入端。
[0051] 在本发明的一种【具体实施方式】中，所述第一可逆T触发器包括:TFG门和FG门，所述 TFG门的第三输出端连接于所述TFG门的第三输入端，所述TFG门的第四输出端连接于所述 FG门的第一输入端。如图8所示，是TFG门的结构示意图，其逻辑表达式为：
[0052] p=A，Q=A? B，R=AB? C，S=AB? C? D;
[0053] 配合图9所示是可逆T触发器的实现架构图，具有五个输入端和五个输出端，其中 第一个输入端是可逆T触发器的T端，第二输入端作为其时钟CLK，第四输入端接低电平，第 三输出端反馈到第三输入端，第四输出端作为FG门的第一输入端。
[0054] 通过上述的方式，可以实现第一可逆T触发器和第二可逆T触发器的功能。
[0055] 该电路的工作过程为:输出端Q3~Qo的初值为0，时钟CLK的下降沿触发，每当一个 时钟下降沿来临时，计数器的值加1，每十个时钟脉冲完成一个计数周期，当输入第十个时 钟脉冲时，计数器从1001状态返回到初值〇〇〇〇状态。其具体的转换如图7所示。
[0056] 通过上述具体的实施方式，本发明的异步十进制计数器可实现计数功能，并且可 以大大降低系统的能耗。
[0057] 以上结合附图详细描述了本发明的优选实施方式，但是，本发明并不限于上述实 施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种简 单变型，这些简单变型均属于本发明的保护范围。
[0058] 另外需要说明的是，在上述【具体实施方式】中所描述的各个具体技术特征，在不矛 盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本发明对各种可 能的组合方式不再另行说明。
[0059] 此外，本发明的各种不同的实施方式之间也可以进行任意组合，只要其不违背本 发明的思想，其同样应当视为本发明所公开的内容。
【主权项】
1. 一种基于可逆逻辑的8421码的异步十进制计数器，其特征在于，该异步十进制计数 器包括： 第一可逆T触发器、第二可逆T触发器、第一可逆JK触发器、第二可逆JK触发器、FG门和 TG门相级联形成异步十进制计数器。2. 根据权利要求1所述的异步十进制计数器，其特征在于， 所述第一可逆T触发器的第一输出端的输出十进制数的第零位Qo; 所述第一可逆T触发器的第二输出端连接于所述FG门的第一输入端，所述FG门输出 两路时钟信号分别输出给所述第一可逆JK触发器的时钟输入端和第二可逆JK触发器的时 钟输入端，所述FG门的第二输入端连接于低电平。3. 根据权利要求1所述的异步十进制计数器，其特征在于，所述第一 JK触发器的第一输 出端Q:连接到TG门的第二输入端;所述第一 JK触发器的第二输出端@连接于所述第二可 逆T触发器的时钟信号输入端，所述TG门输出十进制数第一位&和十进制数的第二位Q2。4. 根据权利要求1所述的异步十进制计数器，其特征在于，所述TG门的第三输出端连接 于所述第二可逆JK触发器的J端，所述第二可逆JK触发器的第一输出端输出十进制数的第 三位Q3。5. 根据权利要求4所述的异步十进制计数器，其特征在于，所述第二可逆JK触发器的第 二输出端g连接于所述第一可逆JK触发器的J端。6. 根据权利要求2-5中任意一项所述的异步十进制计数器，其特征在于，所述第一 JK触 发器的K端连接于高电平;所述第二JK触发器的K端连接于高电平。7. 根据权利要求1所述的异步十进制计数器，其特征在于，所述第一可逆JK触发器包 括： 第一MFRG门、第二MFRG和F2G门，所述第一MFRG门的第二输入端为所述第一可逆JK触发 器的J端;所述第一MFRG门的第三输入端为所述第一可逆JK触发器的K端;所述第一MFRG门 的第一输出端连接于所述第二MFRG门的第三输入端;所述第一 MFRG门的第二输出端连接于 所述第二MFRG门的第二输入端;第二MFRG门的第一输入端为第一可逆JK触发器的时钟端； 第二MFRG门的第三输出端连接于所述F2G门的第一输入端;所述F2G门的第二输入端连接于 低电平，所述F2G门的第三输入端连接于高电平，所述F2G门的第一输出端连接于所述第一 MFRG门的第一输入端，所述F2G门的第二输出端和所述F2G门的第三输出端分别为所述第一 可逆JK触发器的第一输出端Q和所述第一可逆JK触发器的第二输出端0。8. 根据权利要求1所述的异步十进制计数器，其特征在于，所述第一可逆T触发器的第 一输入端为T端;所述第一可逆T触发器的第二输入端作为所述可逆T触发器的时钟端;所述 第一可逆T触发器的第四输入端连接于低电平;所述第一可逆T触发器的第三输出端连接于 所述第一可逆T触发器的第三输入端;所述第一可逆T触发器的第四输出端连接于所述FG门 的第一输入端。9. 根据权利要求1所述的异步十进制计数器，其特征在于，所述第一可逆T触发器包括： TFG门和FG门，所述TFG门的第三输出端连接于所述TFG门的第三输入端，所述TFG门的第四 输出端连接于所述FG门的第一输入端。
【专利摘要】本发明公开了一种基于可逆逻辑的8421码的异步十进制计数器，该异步十进制计数器包括：第一可逆T触发器、第二可逆T触发器、第一可逆JK触发器、第二可逆JK触发器、FG门和TG门相级联形成计数器。该基于可逆逻辑的8421码的异步十进制计数器克服了在实现十进制计数的过程中系统能耗过高的问题，实现了低能耗进行计数的效果。
【IPC分类】H03K23/72, H03K23/58
【公开号】CN105471426
【申请号】CN201510692571
【发明人】齐学梅, 汤其妹, 杨洁, 朱海红, 叶和平, 朱君茹, 陈付龙
【申请人】安徽师范大学
【公开日】2016年4月6日
【申请日】2015年10月21日