一种可实现异或门或者同或门复用的电路的制作方法
【技术领域】
[0001]本发明公开了一种可实现异或门或者同或门复用的电路，属于集成电路的技术领域。
【背景技术】
[0002]在集成电路领域的加密解密运算中，异或门和同或门是大量使用的逻辑门电路，由此使得它们在电路版图上占据了相当一部分的面积。申请号为200510075399.0的发明设计了一种AES加解密电路优化方法以及复用Sbox模块，通过使加解密电路共用一个Sbox模块以减少电路规模并降低电路功耗和面积;现有的加解密运算电路大多采用单独的异或门或同或门，鲜有实现异或门或者同或门结构复用的电路。亟待设计一种可复用的逻辑门电路，使得组成异或门和同或门的晶体管可以重复利用，以减少整个电路系统晶体管的数量，从而达到减小版图面积和电路功耗的目的。
【发明内容】
[0003]本发明所要解决的技术问题是针对上述【背景技术】的不足，提供了一种可实现异或门或者同或门复用的电路，实现了异或门或者同或门电路的简单复用，减少了整个电路系统的晶体管数量，从而减小版图面积以及电路功耗，解决了加解密运算电路中异或门/同或门电路复用的技术问题。
[0004]本发明为实现上述发明目的采用如下技术方案:
一种可实现异或门或者同或门复用的电路，包括级联的复合逻辑门电路和二选一选通电路，所述复合逻辑门电路包括:或非门单元和与或非门单元及第一反相器，所述或非门单元的输入端和与或非门单元的输入端分别接两路输入信号，或非门单元输出端接与或非门单元控制端，与或非门单元输出端连接第一反相器输入端并输出异或运算结果，第一反相器输出端输出同或运算结果，二选一选通电路选通由或非门单元和与或非门单元组成的异或门单元或者由或非门单元和与或非门单元及第一反相器组成的同或门单元；
其中，
所述或非门单元包括:第一 PM0S管、第二 PM0S管、第一 NM0S管、第二 NM0S管，所述与或非门单元包括:第三PM0S管、第四PM0S管、第五PM0S管、第三NM0S管、第四NM0S管、第五NM0S管，所述第一 PM0S管的栅极接第一路输入信号，源极接电源，漏极接第二 PM0S管源极，
所述第二 PM0S管的栅极接第二路输入信号，漏极与第一 NM0S管漏极及第二 NM0S管漏极并接后作为或非门单元的输出端，
所述第一 NM0S管的栅极接第一路输入信号，源极接地，
所述第二 NM0S管的栅极接第二路输入信号，源极接地，
所述第三PM0S管的栅极接第一路输入信号，源极与第四PM0S管源极及第五PM0S管漏极连接，漏极与第四PM0S管漏极及第三NM0S管漏极以及第五NM0S管漏极并接后作为与或非门单元的输出端， 所述第四PMOS管栅极接第二路输入信号，
所述第五PM0S管的栅极与第五NM0S管栅极并接后作为与或非门单元的控制端，源极接电源，
所述第三NM0S管的栅极接第一路输入信号，源极接第四NM0S管漏极，
所述第四NM0S管的栅极接第二路输入信号，源极接地，
所述第五NM0S管的源极接地。
[0005]作为所述可实现异或门或者同或门复用的电路的进一步优化方案，所述二选一选通电路，包括:第二反相器、第三反相器、第一传输门、第二传输门，其中:
所述第三反相器的输入端接控制信号，输出端与第一传输门的一个控制端及第二传输门的一个控制端连接；
所述第一传输门的输入端接与或非门单元输出端，另一控制端接第二传输门的另一控制端，输出端接第二反相器输入端；
所述第二传输门的输入端接第一反相器输出端，输出端接第二反相器输入端；
所述第二反相器输出异或运算结果或者同或运算结果。
[0006]进一步的，所述可实现异或门或者同或门复用的电路中，所述第一反相器、第二反相器、第三反向器均为CMOS反相器，所述第一传输门、第二传输门均为CMOS传输门。
[0007]再进一步的，所述可实现异或门或者同或门复用的电路中，所述CMOS反相器，包括:一个PM0S管和一个匪0S管，PM0S管源极接电源，NM0S管源极接地，PM0S管栅极与NM0S管栅极并接后作为反相器的输入端，PM0S管漏极与NM0S管漏极并接后作为反相器的输出端。
[0008]更进一步的，所述可复用的异或门/同或门电路中，所述CMOS传输门，包括:一个PM0S管和一个NM0S管，PM0S管漏极与NM0S管漏极并接后作为CMOS传输门的输入端，PM0S管源极与匪0S管源极并接后作为CMOS传输门的输出端，PM0S管栅极和匪0S管栅极分别作为CMOS传输门的一个控制端。
[0009]本发明采用上述技术方案，具有以下有益效果:
(1)本发明设计的实现异或门或者同或门复用的电路，包括级联的复合逻辑门电路以及二选一选通电路，通过二选一选通电路实现了异或门或者同或门电路的简单复用，当二选一选通电路控制信号为低电平时实现异或逻辑，当二选一选通电路控制信号为高电平时实现同或逻辑，减少了整个电路系统的晶体管数量，从而减小版图面积以及电路功耗；
(2)复合逻辑门电路包括:或非门单元和与或非单元组成的异或门以及第一反相器，复合逻辑门电路既输出异或又输出同或，二选一选通电路则根据控制信号S的逻辑电平选择异或或者同或输出，仅包括10个管子的异或单元相对于传统的12管异或单元减少了管子的数量，并减低了电路功耗。
【附图说明】
[0010]图1是可实现异或门或者同或门复用的电路。
[0011]图2是可实现异或门或者同或门复用的电路的框图。
[0012]图中标号说明:P1至P10为第一PM0S管至第十PM0S管，N1至N10为第一匪0S管至第十NM0S管。
【具体实施方式】
[0013]下面结合附图对发明的技术方案进行详细说明。
[0014]本发明提供了一种如图1、图2所示的基于两级电路连接的逻辑门电路，实现了异或门和同或门的可复用。第一级电路是一个异或门/同或门的复合逻辑门电路，包括:由第一PM0S管P1、第二PM0S管P2、第一匪0S管N1、第二匪0S管N2组成的或非门单元，由第三PM0S管P3、第四PM0S管P4、第五PM0S管P5、第三NM0S管N3、第四NM0S管N4、第五NM0S管N5组成的与或非门单元，以及，第六PM0S管P6、第六匪0S管N6组成的第一反相器INV1;第二级电路是一个二选一选通电路，包括:第八PM0S管P8、第八NM0S管N8组成的第一传输门TG1，第七PM0S管P7、第七NM0S管N7组成的第二传输门TG2，第九PM0S管P9、第九NM0S管N9组成的第二反相器INV2，第十PM0S管P10、第十NM0S管N10组成的第三反相器INV3。
[0015]第一级电路中，第一PM0S管P1和第二PM0S管P2串联，第一匪0S管N1和第二匪0S管N2并联，它们一起构成了一个或非门单元。第一 PM0S管P1的源级连接电源VDD，栅极连接输入信号A，漏极与第二 PM0S管P2的源级短接。第二 PM0S管P2的栅极连接输入信号B，漏极与第一 NM0S管N1的漏极和第二 NM0S管N2的漏极短接。第一 NM0S管N1的栅极连接输入信号A，第二匪0S管N2的栅极连接输入信号B，第一 NM0S管N1的源极和第二匪0S管N2的源级共同连接电源地VSS。第三PM0S管P3和第四PM0S管P4并联，然后和第五PM0S管P5串联，第三NM0S管N3和第四匪0S管N4串联，然后和第五匪0S管N5并联，它们一起构成了一个与或非门单元。第五PM0S管P5的源级连接电源VDD，漏极与第三PM0S管P3的源极和第四PM0S管P4的源级短接，栅极与第五NM0S管N5的栅极共同连接到第二 PM0S管P2的漏极。第三PM0S管P3的栅极连接输入信号A，第四PM0S管P4的栅极连接输入信号B，第三匪0S管N3的栅极连接输入信号A，第四匪0S管N4的栅极连接输入信号B。第三匪0S管N3的源级与第四匪0S管N4的漏极短接，第四匪0S管N4的源极和第五匪0S管N5的源级共同连接电源地VSS。第三NM0S管N3的漏极和第五NM0S管N5的漏极及第三PM0S管P3的源极以及第四PM0S管P4的漏极短接在一起，并引出本级的一个输出信号Y。第六PM0S管P6和第六NM0S管N6串联，构成第一反相器INVUY经第一反相器INV1，引出本级的另一个输出信号YN。
[0016]第二级电路中，第八PM0S管P8和第八匪0S管N8并联，即第八PM0S管P8的源级和第八匪0S管N8的源级短接，第八PM0S管P8的漏极和第八NM