一种基于 FinFET 器件的异或/同或门电路的制作方法
【技术领域】
[0001]本发明涉及一种异或/同或门电路，尤其是涉及一种基于FinFET器件的异或/同或 门电路。
【背景技术】
[0002] 基本逻辑电路是数字电路中最基本的逻辑电路，异或/同或门电路是基本逻辑电 路不可缺少的一部分。差分级联电压开关逻辑的双轨逻辑提供差分输出，但传统电压开关 逻辑还是面临晶体管数量多，功耗大和设计复杂的问题。随着VISL技术的不断进步，数字系 统的运行速度和功耗要求不断提高，对基本逻辑单元的性能的要求也更加苛刻，要求基本 逻辑单元应该具有低功耗和短延时。
[0003] 随着晶体管尺寸的不断缩小，受短沟道效应和当前制造工艺的限制，普通的CMOS 晶体管尺寸降低的空间极度缩小。当普通CMOS晶体管的尺寸缩小到20nm以下时，器件的漏 电流会急剧加大，造成较大的电路漏功耗。并且，电路短沟道效应变得更加明显，器件变得 相当不稳定，极大的限制了电路性能的提高。FinFET管（鳍式场效晶体管，Fin Field-Effect Transistor) 是一种新的互补式金氧半导体 (CMOS) 晶体管为一种新型的3D 晶体管， FinFET管的沟道采用零掺杂或是低掺杂，沟道被栅三面包围。这种特殊的三维立体结构，增 强了栅对沟道的控制力度，极大的抑制了短沟道效应，抑制了器件的漏电流。FinFET管具有 功耗低，面积小的优点，逐渐成为接替普通CMOS器件，延续摩尔定律的优良器件之一。
[0004] 鉴此，设计一种具有正确的逻辑功能的基础上，电路面积、延时、功耗和功耗延时 积均较小的基于FinFET器件的异或/同或门电路具有重要意义。
【发明内容】
[0005] 本发明所要解决的技术问题是提供一种具有正确的逻辑功能的基础上，电路面 积、延时、功耗和功耗延时积均较小的基于FinFET器件的异或/同或门电路。
[0006] 本发明解决上述技术问题所采用的技术方案为:一种基于FinFET器件的异或/同 或门电路，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管 和第六FinFET管，所述的第一 FinFET管和所述的第四FinFET管均为P型FinFET管，所述的第 二FinFET管、所述的第三FinFET管、所述的第五FinFET管和所述的第六FinFET管均为N型 FinFET管;所述的第一 FinFET管和所述的第四FinFET管均为低阈值FinFET管，所述的第二 FinFET管、所述的第三FinFET管、所述的第五FinFET管和所述的第六FinFET管均为高阈值 FinFET管，所述的第一 FinFET管和所述的第四FinFET管鳍的个数均为1，所述的第二FinFET 管、所述的第三FinFET管、所述的第五FinFET管和所述的第六FinFET管鳍的个数均为2;
[0007] 所述的第一 FinFET管的源极和所述的第四FinFET管的源极均接入电源，所述的第 一 FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三FinFET管的漏极和所述的第 四FinFET管的前栅和所述的第四FinFET管的背栅连接且其连接端为所述的基于FinFET器 件的异或/同或门电路的第一输出端，所述的基于FinFET器件的异或/同或门电路的第一输 出端用于输出异或信号，所述的第一 FinFET管的前栅、所述的第一 FinFET管的背栅、所述的 第五FinFET管的漏极、所述的第四FinFET管的漏极和所述的第六FinFET管的漏极连接且其 连接端为所述的基于FinFET器件的异或/同或门电路的第二输出端，所述的基于FinFET器 件的异或/同或门电路的第二输出端用于输出同或信号，所述的第三FinFET管的前栅和所 述的第五FinFET管的前栅连接且其连接端为所述的基于FinFET器件的异或/同或门电路的 第一输入端，所述的第一输入端用于输入第一输入信号，所述的第三FinFET管的背栅和所 述的第六FinFET管的背栅连接且其连接端为所述的基于FinFET器件的异或/同或门电路的 第二输入端，所述的第二输入端用于输入第二输入信号，所述的第二FinFET管的前栅和所 述的第六FinFET管的前栅连接且其连接端为所述的基于FinFET器件的异或/同或门电路的 第一反相输入端，所述的第一反相输入端用于输入第一输入信号的反相信号，所述的第二 FinFET管的背栅和所述的第五FinFET管的背栅连接且其连接端为所述的基于FinFET器件 的异或/同或门电路的第二反相输入端，所述的第二反相输入端用于输入第二反相输入信 号，所述的第二FinFET管的源极、所述的第三FinFET管的源极、所述的第五FinFET管的源极 和所述的第六FinFET管的源极均接地。
[0008] 所述的第一FinFET管和所述的第四FinFET管的阈值电压均为0.1 V，所述的第二 FinFET管、所述的第三FinFET管、所述的第五FinFET管和所述的第六FinFET管的阈值电压 均0.6V。
[0009] 与现有技术相比，本发明的优点在于包括第一 FinFET管、第二FinFET管、第三 FinFET管、第四FinFET管、第五FinFET管和第六FinFET管，第一 FinFET管和第四FinFET管均 为P型FinFET管，第二FinFET管、第三FinFET管、第五FinFET管和第六FinFET管均为N型 FinFET管；第一 FinFET管和第四FinFET管均为低阈值FinFET管，第二FinFET管、第三FinFET 管、第五FinFET管和第六FinFET管均为高阈值FinFET管，第一 FinFET管和第四FinFET管鳍 的个数均为1，第二FinFET管、第三FinFET管、第五FinFET管和第六FinFET管鳍的个数均为 2;通过第一FinFET管、第四FinFET管实现差分输出，通过第二FinFET管、第三FinFET管、第 五FinFET管和第六FinFET管实现"与功能"，相当于两个传统CMOS管串联，降低电路的延时。 电路性能与传统CMOS差分级联电压开关逻辑异或/同或门电路基本相同，第二FinFET管和 第三FinFET管组成的支路与第五FinFET管和第六FinFET管组成的支路交替工作，当第二 FinFET管的前栅和后栅分别输入第一输入信号的反相信号Ab和第二输入信号的反相信号 Bb，当第三FinFET管的前栅和后栅分别输入第一输入信号A和第二输入信号B，第二FinFET 管和第三FinFET管组成的支路输出，?为异或符号；当第五FinFET管的前栅和后栅分别 输入第一输入信号A和第二输入信号的反相信号Bb，当第六FinFET管的前栅和后栅分别输 入第一输入信号B和第二输入信号反向信号Ab，第五FinFET管和第六FinFET管组成的支路 输出涵a，?为同或符号，实现差分输出，消除静态功耗，并且同时实现同或和异或的输出， 不需要另外加反相器得到相反的逻辑输出，进一步减少了晶体管的个数，由此在具有正确 的逻辑功能的基础上，电路面积、延时、功耗和功耗延时积均较小。
[0010] 当第一 FinFET管和第四FinFET管的阈值电压均为0? IV，第二FinFET管、第三 FinFET管、第五FinFET管和第六FinFET管的阈值电压均0.6V时，该电路中阈值电压越低，电 路工作速度越快，但是电路工作速度过快会导致功耗上升明显，当阈值电压为〇. IV和0.6V 时，在保证电路的工作速度较快的基础上，使功耗上升不明显。
【附图说明】
[0011] 图1为传统CMOS差分级联电压开关逻辑异或/同或门电路的电路图；
[0012] 图2为本发明的一种基于FinFET器件的异或/同或门电路的电路图；
[0013]图3为标准电压（lv)下本发明的基于FinFET器件的异或/同或门电路基于BS皿MG 标准工艺的仿真波形图；
[0014] 图4为超阈值电压（0.8v)下本发明的基于FinFET器件的异或/同或门电路基于 BSHOMG标准工艺的仿真波形图。
【具体实施方式】
[0015] 以下结合附图实施例对本发明作进一步详细描述。
[0016] 实施例一:如图2所示，一种基于FinFET器件的异或/同或门电路，