Fpga芯片上电控制方法、电路及fpga芯片的制作方法
【技术领域】
[0001 ] 本发明涉及FPGA芯片(Field—Programmable Gate Array，现场可编程门阵列)领域，具体涉及一种FPGA芯片上电控制方法、电路及FPGA芯片。
【背景技术】
[0002]在FPGA芯片上电过程中，需要在上电完成之前完成对SRAM(Static RandomAccess Memory，静态随机访问存储器)进行清零。目前，通常的上电清零，是直接使用FPGA芯片内部的core (内部核心模块)输出的电平作为清点电平对FPGA芯片内部的各SRAM进行清零操作。但是SRAM往往是单独供电，和内部的电源不同，因此SRAM与core的上电速度可能不同。目前在采用core输出的电平作为清点电平，并没有考虑相互独立的电压上电顺序速度会可能存在差别，如果SRAM上电较快，core(内部核心)电压上电较慢，则无法在SRAM上电完成之前及时对各SRAM的清零，导致内部逻辑混乱、10状态混乱，从而产生较大的功耗。
[0003]另外，目前在FPGA芯片上电完成之后，通常是将各SRAM的地址线同时关闭，由于FPGA芯片中SRAM很多，同时关闭则必然会产生很大的电流。
【发明内容】
[0004]本发明要解决的主要技术问题是，提供一种FPGA芯片上电控制方法、电路及FPGA芯片，解决现有FPGA芯片上电过程中使用core输出的电平作为清点电平可能导致产生较大功耗的问题。
[0005]为了解决上述问题，本发明提供了一种FPGA芯片上电控制电路，包括:电压选择器，所述电压选择器的输入端分别与SRAM电源和FPGA芯片内部核心模块电源相连，输出端分别与所述FPGA芯片的各SRAM相连;在FPGA芯片上电过程中，所述电压选择器从所述SRAM电源和FPGA芯片内部核心模块电源中选择输出电压大的一个作为所述各SRAM的清零电平。
[0006]在本发明的一种实施例中，所述电压选择器包括输入电路、比较电路和输出电路；
[0007 ]所述输入电路用于分别与所述SRAM电源和FPGA芯片内部核心模块电源连接；
[0008]所述比较电路用于比较所述SRAM电源和FPGA芯片内部核心模块电源的输出电压，从中选择出较大的一个电压作为所述各SRAM的清零电平；
[0009]所述输出电路用于将所述清零电平输出给所述各SRAM。
[0010]在本发明的一种实施例中，所述比较电路包括SRAM电源控制信号产生电路，FPGA芯片内部核心模块电源控制信号产生电路以及开关电路;所述开关电路包含SRAM电源开关子电路和FPGA芯片内部核心模块电源开关子电路；
[0011]所述SRAM电源开关子电路的输入端通过所述输入电路与SRAM电源连接，输出端通过所述输出电路与所述各SRAM连接，输入端与输出端之间串联有第一开关器件，所述第一开关器件的控制端与所述SRAM电源控制信号产生电路输出端连接；
[0012]所述FPGA芯片内部核心模块电源开关子电路的输入端通过所述输入电路与FPGA芯片内部核心模块电源连接，输出端通过所述输出电路与所述各SRAM连接，输入端与输出端之间串联有第二开关器件，所述第二开关器件的控制端与所述FPGA芯片内部核心模块电源控制信号产生电路输出端连接。
[0013]在本发明的一种实施例中，所述输出电路分别与所述各SRAM的地址线和数据线控制电路相连。
[0014]在本发明的一种实施例中，所述比较电路还包括复位控制信号产生电路，所述SRAM电源开关子电路还包括与所述第一开关器件并联的第三开关器件，所述第三开关器件的控制端与所述复位控制信号产生电路输出端连接。
[0015]为了进一步解决在FPGA芯片上电完成之后将各SRAM的地址线同时关闭会产生很大电流的问题，本发明的一种实施例中还包括延时控制电路，所述延时控制电路分别与所述各SRAM的地址线相连，用于在所述各SRAM清零完成后，按照预设顺序逐步关闭各SRAM的地址线。
[0016]在本发明的一种实施例中，所述延时控制电路为位移寄存器控制电路。
[0017]在本发明的一种实施例中，所述移寄存器控制电路包括多个依次相连的子寄存器，且一个子寄存器对应一个SRAM，所述各子寄存器的输入端与FPGA芯片的时钟信号发生器相连，输出端分别与各自对应的SRAM地址线相连;各子寄存器根据所述时钟信号发生器产生的时钟信号和预设的地址线关闭控制规则分别对相应的SRAM的地址线进行关闭。
[0018]在本发明的一种实施例中，所述子寄存器包括地址控制码解码器，用于接收包含地址线关闭控制规则的地址控制码，并对其进行解析得到所述地址线关闭控制规则。
[0019]在本发明的一种实施例中，所述地址线关闭控制规则为按预设的顺序逐个关闭。
[0020]为了解决上述问题，本发明还提供了一种FPGA芯片，包括至少一个SRAM和如上所述的FPGA芯片上电控制电路，所述FPGA芯片上电控制电路与所述SRAM相连，用于在上电过程中控制所述SRAM清零。
[0021]为了解决上述问题，本发明还提供了一种FPGA芯片上电控制方法，包括:
[0022]设置电压选择器，所述电压选择器的输入端分别与SRAM电源和FPGA芯片内部核心模块电源相连，输出端分别与所述FPGA芯片的各SRAM相连；
[0023]在FPGA芯片上电过程中，所述电压选择器从所述SRAM电源和FPGA芯片内部核心模块电源中选择输出电压大的一个作为所述各SRAM的清零电平。
[0024]在本发明的一种实施例中，还包括设置延时控制电路，所述延时控制电路分别与所述各SRAM的地址线相连；
[0025]在所述各SRAM清零完成后，所述延时控制电路按照预设顺序逐步关闭所述各SRAM的地址线。
[0026]本发明的有益效果是:
[0027]本发明提供的FPGA芯片上电控制方法、电路及FPGA芯片，设置电压选择器，将该电压选择器的输入端分别与SRAM电源和FPGA芯片内部核心模块电源相连，输出端分别与FPGA芯片的各SRAM相连;在FPGA芯片上电过程中，通过电压选择器从SRAM电源和FPGA芯片内部核心模块电源中选择输出电压大的一个作为各SRAM的清零电平，对各SRAM进行清零操作。本发明通过设置电压选择器，在FPGA芯片上电过程中保证使用较高电平进行清零，而不管该电平是core (内部核心模块)输出的电平还是SRAM输出的电平(也即不是固定采用core输出的电平)，可避免在SRAM上电完成之前未对各SRAM完成清零的情况发生，能保证清零动作在很低电源电压的时候就开始进行，因此功耗非常小，使得FPGA芯片上电过程中一直处于低功耗状态。
[0028]另外，本发明为了进一步解决现有FPGA芯片上电完成之后，将各SRAM的地址线同时关闭而产生较大的电流的问题，还设置了延时控制电路，该延时控制电路分别与各SRAM的地址线相连，用于在各SRAM清零完成后，也即FPGA芯片上电完成后，按照预设顺序逐步关闭各SRAM的地址线，而不是采用同时关闭各SRAM的地址线，可避免各SRAM的地址线同时关闭而产生较大的电流的问题。
【附图说明】
[0029]图1为本发明实施例提供的FPGA芯片结构示意图；
[0030]图2为本发明实施例提供的FPGA芯片上电控制电路结构示意图；
[0031 ]图3为本发明实施例提供的比较电路结构示意图；
[0032]图4为本发明实施例提供的另一FPGA芯片上电控制电路结构示意图；
[0033]图5为本发明实施例提供的移寄存器控制电路结构示意图；
[0034]图6为本发明实施例提供的一种具体结构的FPGA芯片结构示意图；
[0035]图7-1为本发明实施例提供的SRAM电源控制信号产生电路结构示意图；
[0036]图7-2为本发明实施例提供的FPGA芯片内部核心模块电源控制信号产生电路结构示意图；
[0037]图7-3为本发明实施例提供的开关电路结构示意图；
[0038]图7-4为本发明实施例提供的复位控制信号产生电路SRAM电源部分结构示意图；
[0039]图7-5为本发明实施例提供的复位控制信号产生电路FPGA芯片内部核心模块电源结构示意图；
[0040]图8为本发明实施例提供的移寄存器控制电路结构示意图。
【具体实施方式】
[0041]本发明通过设置电压选择器，将电压选择器的输入端分别与SRAM电源和FPGA芯片内部核心模块电源相连，输出端分别与FPGA芯片的各SRAM相连;在FPGA芯片上电过程中，通过电压选择器从SRAM电源和FPGA芯片内部核心模块电源中选择输出电压大的一个作为各SRAM的清零电平，对各SRAM进行清零操作，因此可以保证在SRAM上电完成之前