0 ] 2.在por上电之前，假设vdd_sram比vdd_cor e上电快，也即vdd_sram比vdd_cor e的电平高，则根据图7-1的电路结构可知，Si为O电平，s2为高电平(S卩vddsram);根据图7-2的电路结构可知，s3为O电平，s4为高电平(即vddcore)。由于Si为O电平，因此图7-3中晶体管Ml被打开；由于s3为O电平，因此图7-3中晶体管M3被打开；由于s2为高电平(vdd_sram)，因此图7-3中晶体管M2被关断；由于s4为高电平(vdd_core)，因此图7_3中晶体管M4被关断。因此由于图7-3中Ml和M3被打开，所以电源vddsram被输出到vddsram_o。
[0061 ] 3.同理，在por上电之前，假设vddcore比vddsram上电快，可得到vddcore被输出到vddsram_o。
[0062]4.上电完成之后，也即por信号变为高电平，则由图7-4可知porn_sram为O电平，由图7-5可知porn_core为O电平。因此图7-3中的]\15和]\16被打开，此时vddsram通过]\15和]\16导通至vddsram_o，也即vddsram_o被强制导通为vddsram。
[0063]综上，在上电之前，por信号为低电平，根据图7-4和图7-5可知porn_sram和porn_core分别为vddsram和vddcore电压域的高电平，晶体管M5和M6关闭。当vddsram高于vddcore时，图7-1中s I为低电平，s2为vddsram电压域的高电平，图7-2中s3为低电平，s4为vddcore电压域的高电平，因此图7-3(3)的MOS管Ml和M3开启，M2和M4关闭，vddsram输出到vddsram_o。同理，vddcore 较高时由 vddcore 输出到 vddsram_o。
[0064]当上电完成，por为高电平，porn_sram和porn_core均跳变为低电平，M5、M6开启，vddsram_o 被强制使用 vddsram。
[0065]图8为addr_delay_cntl的级联示意图。addr_code为地址控制码，包含地址线关闭控制规则；addr_decoder为地址控制码的解码器。DFF为D触发器。信号GND即为地。addr_delay_cntl的级联结构如图8所示，上电完成前，由于por为逻辑0，因此D触发器的输入信号SET为逻辑I，其输出Q被强制设为逻辑I，因此相应的add_lst、add_2nd....add_last均为I，而add_lst、add_2nd....add_last分别为各级sram的地址控制线，当为逻辑I时，sram开启，可以对其进行写或者清零操作。
[0066]上电完成后，por为高电平，所以各个addr_delay_cntl模块中的D触发器的SET信号为逻辑0，各个D触发器开始正常工作，由stage_l、stage_2......stage_last组成的电路为移位寄存器，控制移位的时钟信号CLK由FPGA芯片内的振荡器产生。因此当上电完成后，由于移位寄存器的作用从而使得add_lst、add_2nd....add_last之间存在一定延时，sram将按顺序地一个个关闭，这样可以避免同时关闭所有sram的地址线而产生过大的电流。
[0067]以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
【主权项】
1.一种FPGA芯片上电控制电路，其特征在于，包括:电压选择器，所述电压选择器的输入端分别与SRAM电源和FPGA芯片内部核心模块电源相连，输出端分别与所述FPGA芯片的各SRAM相连;在FPGA芯片上电过程中，所述电压选择器从所述SRAM电源和FPGA芯片内部核心模块电源中选择输出电压大的一个作为所述各SRAM的清零电平。2.如权利要求1所述的FPGA芯片上电控制电路，其特征在于，所述电压选择器包括输入电路、比较电路和输出电路； 所述输入电路用于分别与所述SRAM电源和FPGA芯片内部核心模块电源连接； 所述比较电路用于比较所述SRAM电源和FPGA芯片内部核心模块电源的输出电压，从中选择出较大的一个电压作为所述各SRAM的清零电平； 所述输出电路用于将所述清零电平输出给所述各SRAM。3.如权利要求2所述的FPGA芯片上电控制电路，其特征在于，所述芯片包括SRAM电源控制信号产生电路，FPGA芯片内部核心模块电源控制信号产生电路以及开关电路;所述开关电路包含SRAM电源开关子电路和FPGA芯片内部核心模块电源开关子电路； 所述SRAM电源开关子电路的输入端通过所述输入电路与SRAM电源连接，输出端通过所述输出电路与所述各SRAM连接，输入端与输出端之间串联有第一开关器件，所述第一开关器件的控制端与所述SRAM电源控制信号产生电路输出端连接； 所述FPGA芯片内部核心模块电源开关子电路的输入端通过所述输入电路与FPGA芯片内部核心模块电源连接，输出端通过所述输出电路与所述各SRAM连接，输入端与输出端之间串联有第二开关器件，所述第二开关器件的控制端与所述FPGA芯片内部核心模块电源控制信号产生电路输出端连接。4.如权利要求2所述的FPGA芯片上电控制电路，其特征在于，所述输出电路分别与所述各SRAM的地址线和数据线控制电路相连。5.如权利要求2所述的FPGA芯片上电控制电路，其特征在于，所述比较电路还包括复位控制信号产生电路，所述SRAM电源开关子电路还包括与所述第一开关器件并联的第三开关器件，所述第三开关器件的控制端与所述复位控制信号产生电路输出端连接。6.如权利要求1-5任一项所述的FPGA芯片上电控制电路，其特征在于，还包括延时控制电路，所述延时控制电路分别与所述各SRAM的地址线相连，用于在所述各SRAM清零完成后，按照预设顺序逐步关闭各SRAM的地址线。7.如权利要求6所述的FPGA芯片上电控制电路，其特征在于，所述延时控制电路为位移寄存器控制电路。8.如权利要求7所述的FPGA芯片上电控制电路，其特征在于，所述移寄存器控制电路包括多个依次相连的子寄存器，且一个子寄存器对应一个SRAM，所述各子寄存器的输入端与FPGA芯片的时钟信号发生器相连，输出端分别与各自对应的SRAM地址线相连;各子寄存器根据所述时钟信号发生器产生的时钟信号和预设的地址线关闭控制规则分别对相应的SRAM的地址线进行关闭。9.如权利要求8所述的FPGA芯片上电控制电路，其特征在于，所述子寄存器包括地址控制码解码器，用于接收包含地址线关闭控制规则的地址控制码，并对其进行解析得到所述地址线关闭控制规则。10.如权利要求9所述的FPGA芯片上电控制电路，其特征在于，所述地址线关闭控制规则为按预设的顺序逐个关闭。11.一种FPGA芯片，其特征在于，包括至少一个SRAM和如权利要求1-9任一项所述的FPGA芯片上电控制电路，所述FPGA芯片上电控制电路与所述SRAM相连，用于在上电过程中控制所述SRAM清零。12.一种FPGA芯片上电控制方法，其特征在于，包括: 设置电压选择器，所述电压选择器的输入端分别与SRAM电源和FPGA芯片内部核心模块电源相连，输出端分别与所述FPGA芯片的各SRAM相连； 在FPGA芯片上电过程中，所述电压选择器从所述SRAM电源和FPGA芯片内部核心模块电源中选择输出电压大的一个作为所述各SRAM的清零电平。13.如权利要求12所述的FPGA芯片上电控制方法，其特征在于，还包括设置延时控制电路，所述延时控制电路分别与所述各SRAM的地址线相连； 在所述各SRAM清零完成后，所述延时控制电路按照预设顺序逐步关闭所述各SRAM的地址线。
【专利摘要】本发明公开了一种FPGA芯片上电控制方法、电路及FPGA芯片，设置电压选择器，将该电压选择器的输入端分别与SRAM电源和FPGA芯片内部核心模块电源相连，输出端分别与FPGA芯片的各SRAM相连；在FPGA芯片上电过程中，通过电压选择器从SRAM电源和FPGA芯片内部核心模块电源中选择输出电压大的一个作为各SRAM的清零电平，对各SRAM进行清零操作。本发明通过设置电压选择器，在FPGA芯片上电过程中保证使用较高电平进行清零，而不管该电平是core(内部核心模块)输出的电平还是SRAM输出的电平，可避免在SRAM上电完成之前未对各SRAM完成清零的情况发生，因此清零动作可在很低电源电压的时候就开始进行，因此功耗非常小，使得FPGA芯片上电过程中一直处于低功耗状态。
【IPC分类】H03K17/22
【公开号】CN105720958
【申请号】CN201610119093
【发明人】许聪, 林斗勋
【申请人】深圳市同创国芯电子有限公司
【公开日】2016年6月29日
【申请日】2016年3月2日