一种基于FinFET器件的时钟控制触发器的制造方法
【技术领域】
[00011本发明涉及一种时钟控制触发器，尤其是涉及一种基于FinFET器件的时钟控制触 发器。
【背景技术】
[0002] 触发器属于数字电路较为基础的电路之一，在数字电路中扮演着重要的角色。时 序逻辑电路由存储电路和组合逻辑构成，存储部件用于保持时序逻辑电路的逻辑状态，触 发器作为一种存储电路，在数字电路系统中起着重要作用。随着VISL技术的不断进步，数字 系统的运行速度和功耗要求不断提高，对触发器性能的要求也更加苛刻，要求触发器应该 具有低功耗和短延时。触发器的速度、功耗以及面积等的性能将直接影响到整个集成电路 的整体性能。
[0003] 延时、功耗和功耗延时积是体现触发器性能的主要三个因素，优化这三个因素可 以优化触发器的性能从而提高整体系统的性能，其中，功耗延时积为功耗和延时的乘积，单 位为焦耳，因此功耗延时积是能量的衡量，可以作为一个开关器件性能的度量。在功耗延时 积基本不变的情况下，面积也是制约电路一个重要因素。
[0004] FinFET管(鳍式场效晶体管，Fin Field-Effect Transistor)是一种新的互补式 金氧半导体(CMOS)晶体管，具有功耗低，面积小的优点。鉴此，设计一种在不影响电路性能 的情况下，电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件的时钟控制触发器 具有重要意义。
【发明内容】
[0005] 本发明所要解决的技术问题是提供一种在不影响电路性能的情况下，电路面积、 延时、功耗和功耗延时积均较小的基于FinFET器件的时钟控制触发器。
[0006] 本发明解决上述技术问题所采用的技术方案为:一种基于FinFET器件的时钟控制 触发器，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第一反相器、第 二反相器、第三反相器、第四反相器、第五反相器和第六反相器;所述的第一 FinFET管和所 述的第三FinFET管为P型FinFET管，所述的第二FinFET管和所述的第四FinFET管为N型 FinFET管;所述的第一反相器和所述的第二反相器的电路结构相同，所述的第三反相器和 所述的第五反相器的电路结构相同，所述的第四反相器和所述的第六反相器的电路结构相 同；所述的第一反相器的输入端为所述的时钟控制触发器的时钟信号输入端，所述的第一 反相器的输出端、所述的第二反相器的输入端、所述的第二FinFET管的前栅和所述的第三 FinFET管的背栅连接，所述的第二反相器的输出端、所述的第一 FinFET管的前栅和所述的 第四FinFET管的背栅连接，所述的第一 FinFET管的源极和所述的第三FinFET管的源极均接 入电源，所述的第二FinFET管的源极接地，所述的第一FinFET管的背栅和所述的第二 FinFET管的背栅连接且其连接端为所述的时钟控制触发器的信号输入端，所述的第一 FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三反相器的输出端、所述的第四反 相器的输入端、所述的第三FinFET管的前栅和所述的第四FinFET管的前栅连接，所述的第 三反相器的输入端和所述的第四反相器的输出端连接，所述的第三FinFET管的漏极、所述 的第四FinFET管的漏极、所述的第五反相器的输出端和所述的第六反相器的输入端连接且 其连接端为所述的时钟控制触发器的正相信号输出端，所述的第四FinFET管的源极接地， 所述的第五反相器的输入端和所述的第六反相器的输出端连接且其连接端为所述的时钟 控制触发器的反相信号输出端;所述的第一 FinFET管和所述的第三FinFET管的鳍的数量为 4,所述的第二FinFET管和所述的第四FinFET管的鳍的数量为2。
[0007] 所述的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四 FinFET管均为高阈值FinFET管。该电路中高阈值N型FinFET管具有"与功能"，相当于两个同 栅N型FinFET管串联，高阈值P型FinFET管具有"或功能"，相当于两个同栅P型FinFET管串 联，减少了 FinFET管的个数，在保证电路性能的基础上，由于减少了晶体管的串联情况，电 路延时得到了进一步优化。
[0008] 所述的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四 FinFET管的阈值电压为0.6V。该电路的阈值电压较高，漏功耗得到了极大地优化，电路工作 速度稍微变慢，但是对电路性能影响并不明显。
[0009] 所述的第一反相器包括第五FinFET管和第六FinFET管，所述的第五FinFET管为P 型FinFET管，所述的第六FinFET管为N型FinFET管;所述的第五FinFET管的源极、所述的第 五FinFET管的背栅和所述的第六FinFET管的背栅均接入电源，所述的第五FinFET管的前 栅和所述的第六FinFET管的前栅连接且其连接端为所述的反相器的输入端，所述的第五 FinFET管的漏极和所述的第六FinFET管的漏极连接且其连接端为所述的反相器的输出端， 所述的第六FinFET管的源极接地，所述的第五F inFET管的鳍的数量为2，所述的第六F inFET 管的鳍的数量为1;所述的第三反相器包括第七FinFET管和第八FinFET管，所述的第七 FinFET管为P型FinFET管，所述的第八FinFET管为N型FinFET管；所述的第七FinFET管的源 极、所述的第七FinFET管的背栅和所述的第八FinFET管的背栅均接入电源，所述的第七 FinFET管的前栅和所述的第八FinFET管的前栅连接且其连接端为所述的反相器的输入端， 所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接且其连接端为所述的反相 器的输出端，所述的第八F inFET管的源极接地，所述的第七F i nFET管的鳍的数量为1，所述 的第八FinFET管的鳍的数量为1;所述的第四反相器包括第九FinFET管和第十FinFET管，所 述的第九FinFET管为P型FinFET管，所述的第十FinFET管为N型FinFET管；所述的第九 FinFET管的源极、所述的第九FinFET管的背栅和所述的第十FinFET管的背栅均接入电源， 所述的第九FinFET管的前栅和所述的第十FinFET管的前栅连接且其连接端为所述的反相 器的输入端，所述的第九FinFET管的漏极和所述的第十FinFET管的漏极连接且其连接端为 所述的反相器的输出端，所述的第十FinFET管的源极接地，所述的第九FinFET管的鳍的数 量为4,所述的第十FinFET管的鳍的数量为2。
[0010] 所述的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四 FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第九FinFET管和所述的第十 FinFET管为高阈值FinFET管，所述的第五FinFET管和所述的第六FinFET管为低阈值FinFET 管。该电路低阈值FinFET管能够能保证电路的工作速度，电路延时较小，高阈值能够降低漏 功耗，低阈值反相器，电路工作速度快，能够提供延时较小的时钟信号，功耗稍大，高阈值反 相器，相对低阈值反相器，主要作用是在保证电路性能的基础上，降低的该反相器的漏功 耗。
[0011] 所述的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四 FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第九FinFET管和所述的第十 FinFET管均为0.6V，所述的第五FinFET管和所述的第六FinFET管的阈值电压均为0.1 V。该 电路中低阈值反相器阈值电压〇. IV，用来保证时钟信号较好，高阈值反相器为来降低电路 功耗。
[0012] 与现有技术相比，本发明的优点在于通过第一反相器和第二反相器构成时钟控制 部分，第三反相器、第四反相器、第一 FinFET管和第二FinFET管构成主锁存器，第五反相 器、第六反相器、第三FinFET管和第四FinFET管构成从锁存器;主锁存器的工作状态由时钟 控制触发器的时钟信号输入端输入的时钟信号控制，当该时钟信号为低电平（即0)时，第一 FinFET管和第二FinFET管工作，主锁存器整体相当于一个反相器，主锁存器中的各节点电 容通过充放电进行状态的存储，实现数据存储，此时从锁存器中的第三FinFET管和第四 FinFET管断开，处于高阻抗状态，第三FinFET管和第四FinFET管的断开切断了输出与输入 的联系，从锁存器的工作状态也由时钟控制触发器的时钟信号输入端输入的时钟信号控 制，当该时钟信号为高电平（即1)时，第一 FinFET管和第二FinFET管断开，主锁存器处于高 阻抗状态，此时从锁