于FinFET器件的 时钟控制触发器、BS頂頂G工艺库中的基于FinFET器件的C-FinFET触发器和图1所示的传统 的时钟控制触发器三种电路的性能比较图。
[0050]表 2
[0051]
[0052] 从表2中可以得出：本发明的基于FinFET器件的时钟控制触发器与基于FinFET器 件C-FinFET触发器和传统时钟控制触发器相比，晶体管数量减少4个，延时分别降低了27 % 和降低了 47%，平均总功耗分别降低了 27%和降低了 23%，功耗延时积分别降低了 47%和 降低了 59 %。
[0053] 表3为在BSIMMG标准工艺下，输入频率为800MHz时，本发明的基于FinFET器件的 时钟控制触发器、BS頂頂G工艺库中的基于FinFET器件的C-FinFET触发器和图1所示的传统 的时钟控制触发器三种电路的性能比较图。
[0054]表 3
[0056] 从表3中可以得出：本发明的基于FinFET器件的时钟控制触发器与基于FinFET器 件C-FinFET触发器和传统时钟控制触发器相比，晶体管数量减少4个，延时分别降低了27 % 和降低了47%，平均总功耗分别降低了26%和降低了22.5%，功耗延时积分别降低了46% 和降低了 59 %。
[0057] 表4为在BSIMMG标准工艺下，输入频率为1G时，本发明的基于FinFET器件的时钟 控制触发器、BS頂頂G工艺库中的基于FinFET器件的C-FinFET触发器和图1所示的传统的时 钟控制触发器三种电路的性能比较图。
[0058]表4
[0060] 从表4中可以得出：本发明的基于FinFET器件的时钟控制触发器与基于FinFET器 件C-FinFET触发器和传统时钟控制触发器相比，晶体管数量减少4个，延时分别降低了27 % 和降低了 47%，平均总功耗分别降低了 26%和降低了 22%，功耗延时积分别降低了 46%和 降低了 59 %。
[0061 ]综上所述，在不影响电路性能的前提下，本发明的基于F i nFET器件的时钟控制触 发器与基于FinFET器件的C-FinFET触发器和传统时钟控制触发器相比，晶体管的数量减少 了，延时、功耗和功耗延时积也到了较大的优化。
【主权项】
1. 一种基于FinFET器件的时钟控制触发器，其特征在于包括第一FinFET管、第二 FinFET管、第三FinFET管、第四FinFET管、第一反相器、第二反相器、第三反相器、第四反相 器、第五反相器和第六反相器;所述的第一 FinFET管和所述的第三FinFET管为P型FinFET 管，所述的第二FinFET管和所述的第四FinFET管为N型FinFET管;所述的第一反相器和所述 的第二反相器的电路结构相同，所述的第三反相器和所述的第五反相器的电路结构相同， 所述的第四反相器和所述的第六反相器的电路结构相同； 所述的第一反相器的输入端为所述的时钟控制触发器的时钟信号输入端，所述的第一 反相器的输出端、所述的第二反相器的输入端、所述的第二FinFET管的前栅和所述的第三 FinFET管的背栅连接，所述的第二反相器的输出端、所述的第一 FinFET管的前栅和所述的 第四FinFET管的背栅连接，所述的第一 FinFET管的源极和所述的第三FinFET管的源极均接 入电源，所述的第二FinFET管的源极接地，所述的第一FinFET管的背栅和所述的第二 FinFET管的背栅连接且其连接端为所述的时钟控制触发器的信号输入端，所述的第一 FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三反相器的输出端、所述的第四反 相器的输入端、所述的第三FinFET管的前栅和所述的第四FinFET管的前栅连接，所述的第 三反相器的输入端和所述的第四反相器的输出端连接，所述的第三FinFET管的漏极、所述 的第四FinFET管的漏极、所述的第五反相器的输出端和所述的第六反相器的输入端连接且 其连接端为所述的时钟控制触发器的正相信号输出端，所述的第四FinFET管的源极接地， 所述的第五反相器的输入端和所述的第六反相器的输出端连接且其连接端为所述的时钟 控制触发器的反相信号输出端； 所述的第一 FinFET管和所述的第三FinFET管的鳍的数量为4,所述的第二FinFET管和 所述的第四FinFET管的鳍的数量为2。2. 根据权利要求1所述的一种基于FinFET器件的时钟控制触发器，其特征在于所述的 第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四FinFET管均为高 阈值FinFET管。3. 根据权利要求2所述的一种基于FinFET器件的时钟控制触发器，其特征在于所述的 第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四FinFET管的阈值 电压为0.6V。4. 根据权利要求1所述的一种基于FinFET器件的时钟控制触发器，其特征在于所述的 第一反相器包括第五FinFET管和第六FinFET管，所述的第五FinFET管为P型FinFET管，所述 的第六FinFET管为N型FinFET管;所述的第五FinFET管的源极、所述的第五FinFET管的背栅 和所述的第六FinFET管的背栅均接入电源，所述的第五FinFET管的前栅和所述的第六 FinFET管的前栅连接且其连接端为所述的反相器的输入端，所述的第五FinFET管的漏极和 所述的第六FinFET管的漏极连接且其连接端为所述的反相器的输出端，所述的第六FinFET 管的源极接地，所述的第五FinFET管的鳍的数量为2,所述的第六FinFET管的鳍的数量为1; 所述的第三反相器包括第七FinFET管和第八FinFET管，所述的第七FinFET管为P型 FinFET管，所述的第八FinFET管为N型FinFET管;所述的第七FinFET管的源极、所述的第七 FinFET管的背栅和所述的第八FinFET管的背栅均接入电源，所述的第七FinFET管的前栅和 所述的第八FinFET管的前栅连接且其连接端为所述的反相器的输入端，所述的第七FinFET 管的漏极和所述的第八FinFET管的漏极连接且其连接端为所述的反相器的输出端，所述的 第八FinFET管的源极接地，所述的第七FinFET管的鳍的数量为1，所述的第八FinFET管的鳍 的数量为1; 所述的第四反相器包括第九FinFET管和第十FinFET管，所述的第九FinFET管为P型 FinFET管，所述的第十FinFET管为N型FinFET管;所述的第九FinFET管的源极、所述的第九 FinFET管的背栅和所述的第十FinFET管的背栅均接入电源，所述的第九FinFET管的前栅和 所述的第十FinFET管的前栅连接且其连接端为所述的反相器的输入端，所述的第九FinFET 管的漏极和所述的第十FinFET管的漏极连接且其连接端为所述的反相器的输出端，所述的 第十FinFET管的源极接地，所述的第九FinFET管的鳍的数量为4,所述的第十FinFET管的鳍 的数量为2。5. 根据权利要求4所述的一种基于FinFET器件的时钟控制触发器，其特征在于所述的 第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的 第七FinFET管、所述的第八FinFET管、所述的第九FinFET管和所述的第十FinFET管为高阈 值FinFET管，所述的第五FinFET管和所述的第六FinFET管为低阈值FinFET管。6. 根据权利要求5所述的一种基于FinFET器件的时钟控制触发器，其特征在于所述的 第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的 第七FinFET管、所述的第八FinFET管、所述的第九FinFET管和所述的第十FinFET管均为 0.6V，所述的第五FinFET管和所述的第六FinFET管的阈值电压均为0.1 V。
【专利摘要】本发明公开了一种基于FinFET器件的时钟控制触发器，包括第一反相器和第二反相器构成的时钟控制部分，第三反相器、第四反相器、第一FinFET管和第二FinFET管构成的主锁存器，第五反相器、第六反相器、第三FinFET管和第四FinFET管构成的从锁存器，主锁存器和从锁存器的工作状态均由时钟控制触发器的时钟信号输入端输入的时钟信号控制，在该时钟信号控制下主锁存器和从锁存器交替工作；优点是在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小。
【IPC分类】H03K3/02, H03K3/012
【公开号】CN105720948
【申请号】CN201610046658
【发明人】胡建平, 张绪强
【申请人】宁波大学
【公开日】2016年6月29日
【申请日】2016年1月22日