包括第一 FinFET 管Ml、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5和第六FinFET 管M6,第一 FinFET管Ml和第四FinFET管M4均为P型FinFET管，第二FinFET管M2、第三FinFET 管M3、第五FinFET管M5和第六FinFET管M6均为N型FinFET管；第一 FinFET管Ml和第四FinFET 管M4均为低阈值FinFET管，第二FinFET管M2、第三FinFET管M3、第五FinFET管M5和第六 FinFET管M6均为高阈值FinFET管，第一 FinFET管Ml和第四FinFET管M4鳍的个数均为1，第二 FinFET管M2、第三FinFET管M3、第五FinFET管M5和第六FinFET管M6鳍的个数均为2;
[0017] 第一 FinFET管Ml的源极和第四FinFET管M4的源极均接入电源，第一 FinFET管Ml的 漏极、第二FinFET管M2的漏极、第三FinFET管M3的漏极和第四FinFET管M4的前栅和第四 FinFET管M4的背栅连接且其连接端为基于FinFET器件的异或/同或门电路的第一输出端， 基于FinFET器件的异或/同或门电路的第一输出端用于输出异或信号，第一FinFET管Ml的 前栅、第一 FinFET管Ml的背栅、第五FinFET管M5的漏极、第四FinFET管M4的漏极和第六 FinFET管M6的漏极连接且其连接端为基于FinFET器件的异或/同或门电路的第二输出端， 基于FinFET器件的异或/同或门电路的第二输出端用于输出同或信号，第三FinFET管M3的 前栅和第五FinFET管M5的前栅连接且其连接端为基于FinFET器件的异或/同或门电路的第 一输入端，第一输入端用于输入第一输入信号，第三FinFET管M3的背栅和第六FinFET管M6 的背栅连接且其连接端为基于FinFET器件的异或/同或门电路的第二输入端，第二输入端 用于输入第二输入信号，第二FinFET管M2的前栅和第六FinFET管M6的前栅连接且其连接端 为基于FinFET器件的异或/同或门电路的第一反相输入端，第一反相输入端用于输入第一 输入信号的反相信号，第二FinFET管M2的背栅和第五FinFET管M5的背栅连接且其连接端 为基于FinFET器件的异或/同或门电路的第二反相输入端，第二反相输入端用于输入第二 反相输入信号，第二FinFET管M2的源极、第三FinFET管M3的源极、第五FinFET管M5的源极和 第六FinFET管M6的源极均接地。
[0018] 实施例二:如图2所示，一种基于FinFET器件的异或/同或门电路，包括第一 FinFET 管Ml、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5和第六FinFET 管M6,第一 FinFET管Ml和第四FinFET管M4均为P型FinFET管，第二FinFET管M2、第三FinFET 管M3、第五FinFET管M5和第六FinFET管M6均为N型FinFET管；第一 FinFET管Ml和第四FinFET 管M4均为低阈值FinFET管，第二FinFET管M2、第三FinFET管M3、第五FinFET管M5和第六 FinFET管M6均为高阈值FinFET管，第一 FinFET管Ml和第四FinFET管M4鳍的个数均为1，第二 FinFET管M2、第三FinFET管M3、第五FinFET管M5和第六FinFET管M6鳍的个数均为2;
[0019] 第一 FinFET管Ml的源极和第四FinFET管M4的源极均接入电源，第一 FinFET管Ml的 漏极、第二FinFET管M2的漏极、第三FinFET管M3的漏极和第四FinFET管M4的前栅和第四 FinFET管M4的背栅连接且其连接端为基于FinFET器件的异或/同或门电路的第一输出端， 基于FinFET器件的异或/同或门电路的第一输出端用于输出异或信号，第一FinFET管Ml的 前栅、第一 FinFET管Ml的背栅、第五FinFET管M5的漏极、第四FinFET管M4的漏极和第六 FinFET管M6的漏极连接且其连接端为基于FinFET器件的异或/同或门电路的第二输出端， 基于FinFET器件的异或/同或门电路的第二输出端用于输出同或信号，第三FinFET管M3的 前栅和第五FinFET管M5的前栅连接且其连接端为基于FinFET器件的异或/同或门电路的第 一输入端，第一输入端用于输入第一输入信号，第三FinFET管M3的背栅和第六FinFET管M6 的背栅连接且其连接端为基于FinFET器件的异或/同或门电路的第二输入端，第二输入端 用于输入第二输入信号，第二FinFET管M2的前栅和第六FinFET管M6的前栅连接且其连接端 为基于FinFET器件的异或/同或门电路的第一反相输入端，第一反相输入端用于输入第一 输入信号的反相信号，第二FinFET管M2的背栅和第五FinFET管M5的背栅连接且其连接端为 基于FinFET器件的异或/同或门电路的第二反相输入端，第二反相输入端用于输入第二反 相输入信号，第二FinFET管M2的源极、第三FinFET管M3的源极、第五FinFET管M5的源极和第 六FinFET管M6的源极均接地。
[0020] 本实施例中，第一FinFET管Ml和第四FinFET管M4的阈值电压均为0.1 V，第二 FinFET管M2、第三FinFET管M3、第五FinFET管M5和第六FinFET管M6的阈值电压均0.6V。
[0021] 本发明的一种基于FinFET器件的异或/同或门电路的工作原理为：通过第一 FinFET管、第四FinFET管实现差分输出，通过第二FinFET管、第三FinFET管、第五FinFET管 和第六FinFET管实现"与功能"，相当于两个传统CMOS管串联，降低电路的延时。电路性能与 传统CMOS差分级联电压开关逻辑异或/同或门电路基本相同，第二FinFET管和第三FinFET 管组成的支路与第五FinFET管和第六FinFET管组成的支路交替工作，当第二FinFET管的前 栅和后栅分别输入第一输入信号的反相信号Ab和第二输入信号的反相信号Bb，当第三 FinFET管的前栅和后栅分别输入第一输入信号A和第二输入信号B，第二FinFET管和第三 FinFET管组成的支路输出，#为异或符号；当第五FinFET管的前栅和后栅分别输入第 一输入信号A和第二输入信号的反相信号Bb，当第六FinFET管的前栅和后栅分别输入第一 输入信号B和第二输入信号反向信号Ab，第五FinFET管和第六FinFET管组成的支路输出 屈s，?为同或符号，实现差分输出，消除静态功耗，并且同时实现同或和异或的输出，不需 要另外加反相器得到相反的逻辑输出，进一步减少了晶体管的个数，由此在具有正确的逻 辑功能的基础上，电路面积、延时、功耗和功耗延时积均较小。
[0022]为了验证本发明的一种基于FinFET器件的异或/同或门电路的优益性，在BSHOMG 这种标准工艺下，使用电路仿真工具HSPICE在电路的输入频率为100MHz、400MHz、800MHz、 1GHz的条件下，将本发明的一种基于FinFET器件的异或/同或门电路、图1所示的传统CMOS 差分级联电压开关逻辑异或/同或门电路(简称传统异或/同或门电路)和BSBOMG工艺库中 的基于FinFET器件的同栅异或/同或门电路(简称同栅异或/同或门电路)这三种异或/同或 门电路的电路进行仿真比较分析，BSHOMG工艺库对应的电源电压为IV。标准电压（lv)下本 发明的基于FinFET器件的异或/同或门电路基于BSIMIMG标准工艺的仿真波形图如图3所 示，超阈值电压(〇.8v)下本发明的基于FinFET器件的异或/同或门电路基于BSHOMG标准工 艺的仿真波形图如图4所示。
[0023] 在BSIMMG标准工艺，输入频率为100MHz条件下对本发明的一种基于FinFET器件 的异或/同或门电路、图1所示的传统CMOS差分级联电压开关逻辑异或/同或门电路和 BSHOMG工艺库中的基于FinFET器件的同栅异或/同或门电路进行仿真比较，其性能比较表 如表1所示。
[0024] 表1输入频率为100MHz时，本发明的一种基于FinFET器件的异或/同或门电路、图1 所示的传统CMOS差分级联电压开关逻辑异或/同或门电路