和BSIMIMG工艺库中的基于 FinFET器件的同栅异或/同或门电路的性能比较表
[0026] 从表1中可以得出：本发明的基于FinFET器件的异或/同或门电路与基于FinFET器 件的同栅异或/同或门电路和传统CMOS的DCVSL逻辑异或/同或门电路相比，晶体管数量减 少2个，延时分别降低了 33%和降低了 58%，平均总功耗分别降低了 15%和升高了 1%，功耗 延时积分别降低了42%和降低了58%。
[0027] 在BSIMMG标准工艺，输入频率为400MHz条件下对本发明的一种基于FinFET器件 的异或/同或门电路、图1所示的传统CMOS差分级联电压开关逻辑异或/同或门电路和 BSHOMG工艺库中的基于FinFET器件的同栅异或/同或门电路进行仿真比较，其性能比较表 如表2所示。
[0028] 表2输入频率为400MHz时，本发明的一种基于FinFET器件的异或/同或门电路、图1 所示的传统CMOS差分级联电压开关逻辑异或/同或门电路和BSIMIMG工艺库中的基于 FinFET器件的同栅异或/同或门电路的性能比较表
[0030] 从表2中可以得出：本发明的基于FinFET器件的异或/同或门电路与基于FinFET器 件的同栅异或/同或门电路和传统CMOS的DCVSL逻辑异或/同或门电路相比，晶体管数量减 少2个，延时分别降低了 33%和降低了 58%，平均总功耗分别降低了 15%和升高了 1%，功耗 延时积分别降低了44%和降低了60%。
[0031] 在BSIMMG标准工艺，输入频率为800MHz条件下对本发明的一种基于FinFET器件 的异或/同或门电路、图1所示的传统CMOS差分级联电压开关逻辑异或/同或门电路和 BSBOMG工艺库中的基于FinFET器件的同栅异或/同或门电路进行仿真比较，其性能比较 表如表3所;^:。
[0032] 表3输入频率为800MHz时，本发明的一种基于FinFET器件的异或/同或门电路、图1 所示的传统CMOS差分级联电压开关逻辑异或/同或门电路和BSIMIMG工艺库中的基于 FinFET器件的同栅异或/同或门电路的性能比较表
[0034] 从表3中可以得出：本发明的基于FinFET器件的异或/同或门电路与基于FinFET器 件的同栅异或/同或门电路和传统CMOS的DCVSL逻辑异或/同或门电路相比，晶体管数量减 少2个，延时分别降低了 33%和降低了 58%，平均总功耗分别降低了 17%和升高了 1%，功耗 延时积分别降低了44%和降低了60%。
[0035] 在BSIMMG标准工艺，输入频率为1G条件下对本发明的一种基于FinFET器件的异 或/同或门电路、图1所示的传统CMOS差分级联电压开关逻辑异或/同或门电路和BSIM頂G工 艺库中的基于FinFET器件的同栅异或/同或门电路进行仿真比较，其性能比较表如表4所 不。
[0036]表4输入频率为1G时，本发明的一种基于FinFET器件的异或/同或门电路、图1所示 的传统CMOS差分级联电压开关逻辑异或/同或门电路和BSIMMG工艺库中的基于FinFET器 件的同栅异或/同或门电路的性能比较表
[0038] 从表4中可以得出：本发明的基于FinFET器件的异或/同或门电路与基于FinFET器 件的同栅异或/同或门电路和传统CMOS的DCVSL逻辑异或/同或门电路相比，晶体管数量减 少2个，延时分别降低了 33%和降低了 58%，平均总功耗分别降低了 21%和升高了 1%，功耗 延时积分别降低了44.5%和降低了60%。
[0039]由上述的比较数据可见，在具有正确的逻辑功能和不影响电路性能的基础上，本 发明所提出的基于FinFET器件的异或/同或门电路与基于FinFET器件的同栅异或/同或门 电路和传统CMOS的DCVSL逻辑异或/同或门电路相比，晶体管的数量减少了2个，延时、功耗 和功耗延时积也到了显著优化。
【主权项】
1. 一种基于FinFET器件的异或/同或门电路，其特征在于包括第一FinFET管、第二 FinFET管、第三FinFET管、第四FinFET管、第五FinFET管和第六FinFET管，所述的第一 FinFET管和所述的第四FinFET管均为P型FinFET管，所述的第二FinFET管、所述的第三 FinFET管、所述的第五FinFET管和所述的第六FinFET管均为N型FinFET管；所述的第一 FinFET管和所述的第四FinFET管均为低阈值FinFET管，所述的第二FinFET管、所述的第三 FinFET管、所述的第五FinFET管和所述的第六FinFET管均为高阈值FinFET管，所述的第一 FinFET管和所述的第四FinFET管鳍的个数均为1，所述的第二FinFET管、所述的第三FinFET 管、所述的第五FinFET管和所述的第六FinFET管鳍的个数均为2; 所述的第一FinFET管的源极和所述的第四FinFET管的源极均接入电源，所述的第一 FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三FinFET管的漏极和所述的第四 FinFET管的前栅和所述的第四FinFET管的背栅连接且其连接端为所述的基于FinFET器件 的异或/同或门电路的第一输出端，所述的基于FinFET器件的异或/同或门电路的第一输出 端用于输出异或信号，所述的第一 FinFET管的前栅、所述的第一 FinFET管的背栅、所述的第 五FinFET管的漏极、所述的第四FinFET管的漏极和所述的第六FinFET管的漏极连接且其连 接端为所述的基于FinFET器件的异或/同或门电路的第二输出端，所述的基于FinFET器件 的异或/同或门电路的第二输出端用于输出同或信号，所述的第三FinFET管的前栅和所述 的第五FinFET管的前栅连接且其连接端为所述的基于FinFET器件的异或/同或门电路的第 一输入端，所述的第一输入端用于输入第一输入信号，所述的第三FinFET管的背栅和所述 的第六FinFET管的背栅连接且其连接端为所述的基于FinFET器件的异或/同或门电路的第 二输入端，所述的第二输入端用于输入第二输入信号，所述的第二FinFET管的前栅和所述 的第六FinFET管的前栅连接且其连接端为所述的基于FinFET器件的异或/同或门电路的第 一反相输入端，所述的第一反相输入端用于输入第一输入信号的反相信号，所述的第二 FinFET管的背栅和所述的第五FinFET管的背栅连接且其连接端为所述的基于FinFET器件 的异或/同或门电路的第二反相输入端，所述的第二反相输入端用于输入第二反相输入信 号，所述的第二FinFET管的源极、所述的第三FinFET管的源极、所述的第五FinFET管的源极 和所述的第六FinFET管的源极均接地。2. 根据权利要求1所述的一种基于FinFET器件的异或/同或电路，其特征在于所述的第 一FinFET管和所述的第四FinFET管的阈值电压均为0.1 V，所述的第二FinFET管、所述的第 三FinFET管、所述的第五FinFET管和所述的第六FinFET管的阈值电压均0.6V。
【专利摘要】本发明公开了一种基于FinFET器件的异或/同或门电路，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管和第六FinFET管，第一FinFET管和第四FinFET管均为P型FinFET管，第二FinFET管、第三FinFET管、第五FinFET管和第六FinFET管均为N型FinFET管；第一FinFET管和第四FinFET管均为低阈值FinFET管，第二FinFET管、第三FinFET管、第五FinFET管和第六FinFET管均为高阈值FinFET管，第一FinFET管和第四FinFET管鳍的个数均为1，第二FinFET管、第三FinFET管、第五FinFET管和第六FinFET管鳍的个数均为2；优点是在具有正确的逻辑功能的基础上，电路面积、延时、功耗和功耗延时积均较小。
【IPC分类】H03K19/21, H03K19/20
【公开号】CN105720970
【申请号】CN201610044398
【发明人】胡建平, 张绪强
【申请人】宁波大学
【公开日】2016年6月29日
【申请日】2016年1月22日