一种高灵敏度的高速采样器电路的制作方法
【专利摘要】本发明提供一种高灵敏度的高速采样器电路，该灵敏采样电路基于灵敏放大器的全差分触发器其主要包括：差分预放大器、灵敏放大器和新型对称锁存器。其特征在于针对传统的灵敏放大器型采样器，在其前级添加预差分放大器，从而对输入信号进行一次预放大，增大了采样器输入的差分幅度且适用于任何速率的信号；后级输出采用对称结构的锁存器，结构简单且保证输出差分时钟信号的对称性。
【专利说明】
_种局灵敏度的局速米样器电路
技术领域
[0001]本发明属于电子电路设计技术，涉及一种高灵敏度的高速采样器电路。
【背景技术】
[0002]高速采样器电路广泛应用于各种高速传输的接口电路中，在时钟的作用下，对输入信号进行采样，从而提取出相应的数据、边沿信息，供后级判断时钟的超前、滞后信息。它在时钟数据恢复电路中的工作速率最高，需要保证在时钟的作用下采样正确，同时决定了电路的接收灵敏度，其输出信号的质量也影响后级电路的功能，因此是接收器系统中的重要模块。
[0003]通常，灵敏放大器前采用一级积分放大器来降低高频噪声对采样的影响。然而，这种积分放大器在有限降低高频噪声的同时却带来了更多的问题:首先采用钟控的积分采样方法，会给输出带来较大的踢回噪声，影响后级采样的正确性;其次，随着数据速率的不断提高，放大器的积分区间越来越短，差分输出的电压差越来越小，对后级采样器的灵敏度提出了更高的要求;最后，在低频应用时，采样区间变长，采样器在采样时钟到来前积分放大器的输出电荷就已全部释放掉，从而造成采样错误。
[0004]传统SR锁存器一般通过两个交叉耦合的与非门实现，通过SET和RESET分别为O来完成输出的置位和复位;两输入同时为I时输出保持;两输入同时为O为禁止态，由灵敏放大器来保证。当SET为O时，使输出置位，Q变为I，进而使QB变为O;反之，当RESET为O时，使输出复位，QB变为I，进而使Q变为O。由此可知，SR锁存器输出Q的上升沿总是超前于QB的下降沿，下降沿总是滞后于QB的上升沿，使得差分输出信号Q和QB产生较为严重的不对称性。
[0005]为此本发明提出全新的高速采样器电路，用来对信号进行精确采样。
【发明内容】
[0006]为提高高速采样电路的抗共模噪声能力和接收灵敏度，以及差分输出信号的对称性。本文发明一种高灵敏度的高速采样器电路，该电路通过三级结构:差分预放大器、灵敏放大器和新型对称锁存器对信号进行高精度的采样。
[0007]本发明具体技术解决方案如下:
[0008]—种高灵敏度的高速采样器电路，其特殊之处在于:包括差分预放大器、灵敏放大器和对称锁存器，
[0009]所述差分预放大器用于对输入信号进行预放大后将差分放大信号传输到灵敏放大器；
[0010]所述灵敏放大器在时钟作用下对差分放大信号进行采样，再通过正反馈将采样信号进一步放大产生控制对称锁存器；
[0011]对称锁存器在复位信号和置位信号为一高一低时进行锁存输出，或在位信号和置位信号并为高时，对称锁存器保持在前次输出的状态不变。
[0012]上述对称锁存器包括锁存单元一和锁存单元二，所述锁存单元一的一个输入端set接差分放大信号的一个信号，所述锁存单元一的另一个输入端reset接差分放大信号的另一个信号，所述锁存单元一的第三个输入端接锁存单元二的输出端QB，所述锁存单元二的一个输入端set接差分放大信号的一个信号，所述锁存单元二的另一个输入端reset接差分放大信号的另一个信号，所述锁存单元二的第三个输入端接锁存单元一的输出端Q。
[0013]锁存单元一和锁存单元二对称设置；
[0014]锁存单元一包括PMOS管PM1、PM0S管PM2、PM0S管PM7、匪OS管匪3、匪OS管NM5、匪OS管NM6和反相器II，
[0015]PMOS管PM7、NM0S管NM5的栅端为输入端^861?]?05管?]\12、匪05管匪3的栅端均与反相器I I的输出端连接，反相器11的输入端为输入端set; PMOS管PMl的栅端、NMOS管匪6的栅端均与锁存单元二的输出端QB连接；
[0016]PMOS管PMl和PMOS管PM7的源端连接到VDD，PM0S管PM2的源端与PMOS管PMl的漏端连接，NMOS管匪3的源端、NMOS管NM5的源端均接地，NMOS管NM6的源端与NMOS管NM5的漏端连接；
[0017]PMOS管PM2的漏端、NMOS管NM3的漏端、PMOS管PM7的漏端和NMOS管匪6的漏端均为锁存单兀一的输出
[0018]锁存单元二包括PMOS 管 PMlB、PMOS 管 PM2B、PMOS 管 PM7B、NMOS 管 NM3B、NMOS 管 NM5B、NMOS管NM6B和反相器12，
[0019]PMOS管PM7B、匪OS管匪5B的栅端为输入端86七，？]?05管?]\128、匪05管匪38的栅端均与反相器12的输出端连接，反相器12的输入端为输入端reSet;PM0S管PMlB的栅端、NMOS管NM6B的栅端均与锁存单元一的输出端Q连接；
[0020]PMOS管PMlB和PMOS管PM7B的源端连接到VDD，PMOS管PM2B的源端与PMOS管PMlB的漏端连接，NMOS管NM3B的源端、NMOS管NM5B的源端均接地，NMOS管NM6B的源端与NMOS管NM5B的漏端连接;PMOS管PM2B的漏端、NMOS管NM3B的漏端、PMOS管PM7B的漏端和NMOS管NM6B的漏端均为锁存单元二的输出端QB。
[0021]本发明所具有的优点:
[0022]1、本发明在均衡器和灵敏放大器之间增加预差分放大器，预差分放大器模块用于对输入信号进行一次预放大，在均衡器和灵敏放大器之间进行了很好的隔离，避免了时钟踢回噪声;增大了灵敏放大器输入的差分幅度，提高了灵敏度;能够适用于任何速率的信号放大，便于后级采样。
[0023]2、本发明的后级输出采用对称结构的锁存器，结构简单且保证了信号的对称性，对称锁存器的SET、RESET信号同时作用于两个锁存单元(一、二)上，使其输出同时发生跳变，不同于传统SR锁存器造成与非门两输出非同时变化，从而解决了传统SR锁存器的上升、下降沿不对称问题。
【附图说明】
[0024]图1是为现有的灵敏放大器与传统SR锁存器的电路图；
[0025]图2是本发明整体结构图；
[0026]图3为对称锁存器的结构示意图。
【具体实施方式】
[0027]下面结合附图具体实例，对本发明的技术方案进行表述。
[0028]如图2所示，一种高灵敏度的高速采样器电路，包括差分预放大器、灵敏放大器和对称锁存器，差分预放大器用于对输入信号进行预放大后将差分放大信号传输到灵敏放大器;灵敏放大器在时钟作用下对差分放大信号进行采样，再通过正反馈将采样信号进一步放大产生控制对称锁存器;对称锁存器在复位信号和置位信号为一高一低时进行锁存输出，或在位信号和置位信号并为高时，对称锁存器保持在前次输出的状态不变。
[0029]对称锁存器包括锁存单元一和锁存单元二，所述锁存单元一的一个输入端set接差分放大信号的一个信号，所述锁存单元一的另一个输入端reset接差分放大信号的另一个信号，所述锁存单元一的第三个输入端接锁存单元二的输出端QB，所述锁存单元二的一个输入端set接差分放大信号的一个信号，所述锁存单元二的另一个输入端reset接差分放大信号的另一个信号，所述锁存单元二的第三个输入端接锁存单元一的输出端Q。锁存单元一和锁存单元二对称设置;锁存单元一包括PMOS管PMl、PMOS管PM2、PMOS管PM7、NMOS管NM3、匪OS管匪5、匪OS管匪6和反相器11，PMOS管PM7、匪OS管匪5的栅端为输入端reset，PMOS管PM2、NMOS管匪3的栅端均与反相器I I的输出端连接，反相器Il的输入端为输入端set;PM0S管PMl的栅端、匪OS管匪6的栅端均与锁存单元二的输出端QB连接;PMOS管PMl和PMOS管PM7的源端连接到VDD，PMOS管PM2的源端与PMOS管PMl的漏端连接，匪OS管匪3的源端、匪OS管匪5的源端均接地，匪OS管匪6的源端与匪OS管匪5的漏端连接；PMOS管PM2的漏端、匪OS管匪3的漏端、PMOS管PM7的漏端和匪OS管匪6的漏端均为锁存单元一的输出端Q ；锁存单元二包括 PMOS 管 PMlB、PMOS 管 PM2B、PMOS 管 PM7B、NMOS 管 NM3B、NMOS 管匪 5B、NM0S 管 NM6B 和反相器12，？]?05管?]\178、匪05管匪58的栅端为输入端86丨，？]\?)5管?]\128、匪05管匪38的栅端均与反相器12的输出端连接，反相器12的输入端为输入端reset; PMOS管PMlB的栅端、NMOS管NM6B的栅端均与锁存单元一的输出端Q连接;PMOS管PMlB和PMOS管PM7B的源端连接到VDD，PM0S管PM2B的源端与PMOS管PMlB的漏端连接，NMOS管NM3B的源端、NMOS管NM5B的源端均接地，NMOS管匪6B的源端与匪OS管匪5B的漏端连接；PMOS管PM2B的漏端、匪OS管匪3B的漏端、PMOS管PM7B的漏端和NMOS管NM6B的漏端均为锁存单元二的输出端QB。
[0030]步骤I，预差分放大器对信号进行预放大，差分输出到后级灵敏放大器输入端；
[0031]步骤2，灵敏放大器在时钟作用下对输入信号进行采样，产生脉冲信号，使锁存器的输出置位、复位和保持。它在时钟的上升沿采样，差分对管MN1、MN2对输入信号进行放大，由MN3、MP2和MN4、MP3组成的交叉耦合反相器通过正反馈将信号进一步放大产生复位、置位信号。如果输入D为高，节点SET通过丽3、丽I和丽6放电，同时关闭MN4，打开MP3;同理，若DB为高，节点RESET放电，同时关闭丽3，打开MP2。此后，输入数据的变动将不再影响节点SET和RESET。当时钟变为低电平时，SET和RESET节点被MPl和MP4同时上拉到高电平，使整个采样器处在保持状态。
[0032]步骤3，新型对称锁存器由两个相同的三输入锁存单元交叉耦合而成，如图2所示，每个锁存单元结构简单，仅由8个CMOS管组成。当SET为O、RESET为I时，使Q变为O，同时QB变为I;反之，SET为1、RESET为O时，使Q变为I，同时QB变为O。SET与RESET同时为I为保持态，同时为O为禁止态。不同于传统SR锁存器造成与非门两输出非同时变化，对称锁存器的SET、RESET信号同时作用于两个锁存单元上，使其输出同时发生跳变，从而解决了传统SR锁存器的上升、下降沿不对称问题。
[0033]如图3所示为对称锁存器的结构示意图，包括对称的两部分，结构一致。
[0034]由于灵敏放大器的输出保证了Set和Reset不会同时为0，因此再次将这种情况设为禁止态。
[0035]Set为I ,reset为O时:reset为0，使M7打开、M5关闭，Q输出为I，进而打开M6B; 12输出为I，M3B打开，使QB输出为O，进而打开Ml ^et为I，使M7B关闭，M5B打开，当M6B受Q为I打开时，提供使QB下拉到地的第二条通路，增强QB为O的下拉效果；11输出为O，使M2打开，M3关闭，当Ml受QB为O打开时，提供使Q上拉到VDD的第二条通路，增强Q为I的上拉效果。
[0036]由此过程可知，set ,reset为10时，Q= I和QB = O
[0037]Set为O ,reset为I时:set为O，使M7B打开、M5B关闭，QB输出为I，进而打开M6; Il输出为I，M3打开，使Q输出为0，进而打开为I，使M7关闭，M5打开，当M6受QB为I打开时，提供使Q下拉到地的第二条通路，增强Q为O的下拉效果；12输出为O，使M2B打开，M3B关闭，当Ml受Q为O打开时，提供使QB上拉到VDD的第二条通路，增强QB为I的上拉效果。
[0038]由此过程可知，set ,reset为01时，Q = O和QB = I
[0039]Set为I ,reset为I时:set为I，使M7B关闭、M5B打开；11输出为O，M3关闭，M2打开，M1，M6受Set、reset变化前的QB状态控制，S卩Q的输出由Set、reset变化前的QB状态控制。同理，reset为I时，使M7关闭、M5打开；12输出为0，M3B关闭，M2B打开，M1B，M6B受Set、reset变化前的Q状态控制，即QB的输出由Set、reset变化前的Q状态控制。当前次Q和QB输出为10时，Ml打开，M6关闭，Q上拉到VDD为I ;M1B关闭，M6B打开，QB下拉到地为O。当前次Q和QB输出为01时，Ml关闭，M6打开，Q下拉到地为0;M1B打开，M6B关闭，QB上拉到VDD为I。当Q和QB均为I时，Ml打开，M6关闭，Q上拉到VDD为I ;M1B打开，M6B关闭，QB上拉到VDD为I。
[0040]因此，可见，当Set,reset均为I时，Q和QB均保持在其前次输出的状态不变。
[0041 ] 可见，在Q和QB状态变化时，均有两条通路进行上拉或者下拉，通过合理设置晶体管得尺寸，可使由Set/reset输入到Q和QB输出的延时一致，S卩Q和QB同时变化。
[0042]以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换;而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
【主权项】
1.一种高灵敏度的高速采样器电路，其特征在于:包括差分预放大器、灵敏放大器和对称锁存器， 所述差分预放大器用于对输入信号进行预放大后将差分放大信号传输到灵敏放大器； 所述灵敏放大器在时钟作用下对差分放大信号进行采样，再通过正反馈将采样信号进一步放大产生控制对称锁存器； 对称锁存器在复位信号和置位信号为一高一低时进行锁存输出，或在位信号和置位信号并为高时，对称锁存器保持在前次输出的状态不变。2.根据权利要求1所述的高灵敏度的高速采样器电路，其特征在于: 所述对称锁存器包括锁存单元一和锁存单元二，所述锁存单元一的一个输入端set接差分放大信号的一个信号，所述锁存单元一的另一个输入端reset接差分放大信号的另一个信号，所述锁存单元一的第三个输入端接锁存单元二的输出端QB，所述锁存单元二的一个输入端set接差分放大信号的一个信号，所述锁存单元二的另一个输入端reset接差分放大信号的另一个信号，所述锁存单元二的第三个输入端接锁存单元一的输出端Q。3.根据权利要求1或2所述的高灵敏度的高速采样器电路，其特征在于:锁存单元一和锁存单元二对称设置； 锁存单元一包括 PMOS 管 PMl、PM0S 管 PM2、PM0S 管 PM7、NM0S 管匪 3、NM0S 管 NM5、NM0S 管 NM6和反相器Il， PMOS管PM7、NM0S管匪5的栅端为输入端代861?]?05管?]\12、匪05管匪3的栅端均与反相器11的输出端连接，反相器11的输入端为输入端set; PMOS管PMl的栅端、NMOS管匪6的栅端均与锁存单元二的输出端QB连接； PMOS管PMl和PMOS管PM7的源端连接到VDD，PM0S管PM2的源端与PMOS管PMl的漏端连接，NMOS管NM3的源端、NMOS管NM5的源端均接地，NMOS管NM6的源端与NMOS管NM5的漏端连接； PMOS管PM2的漏端、匪OS管匪3的漏端、PMOS管PM7的漏端和匪OS管匪6的漏端均为锁存单元一的输出端Q; 锁存单元二包括 PMOS 管 PMlB、PMOS 管 PM2B、PMOS 管 PM7B、NMOS 管匪 3B、NMOS 管匪 5B、NMOS管NM6B和反相器12， PMOS管PM7B、匪OS管匪5B的栅端为输入端86丨，？]?05管?]\128、匪05管匪38的栅端均与反相器12的输出端连接，反相器12的输入端为输入端reset ;PM0S管PMlB的栅端、NMOS管NM6B的栅端均与锁存单元一的输出端Q连接； PMOS管PMlB和PMOS管PM7B的源端连接到VDD，PMOS管PM2B的源端与PMOS管PMlB的漏端连接，匪OS管匪3B的源端、NMOS管匪5B的源端均接地，NMOS管NM6B的源端与NMOS管匪5B的漏端连接;PMOS管PM2B的漏端、匪OS管匪3B的漏端、PMOS管PM7B的漏端和NMOS管匪6B的漏端均为锁存单元二的输出端QB。
【文档编号】H03M1/12GK105915222SQ201510927071
【公开日】2016年8月31日
【申请日】2015年12月11日
【发明人】王晋, 邵刚, 田泽, 吕俊盛, 唐龙飞, 龙强
【申请人】中国航空工业集团公司西安航空计算技术研究所