一种长度可变的单速率fir数字滤波器设计方法
【专利摘要】本发明涉及一种长度可变的单速率FIR数字滤波器设计方法。该方法可快速改变数字滤波器的阶数，特别适用于数字滤波器工作频率显著大于输入数据采样率，且滤波器系数长度需要快速的场合。在信号处理中，可高效完成多种不同时宽信号的脉冲匹配压缩处理，具有扩展性强、通用性强、调试方便等特点。
【专利说明】
一种长度可变的单速率FIR数字滤波器设计方法
技术领域
[0001]本发明属于信号处理技术领域，涉及一种长度可变的单速率FIR数字滤波器。该发明针对现有雷达数字信号处理中，多种信号形式快速变化时，脉冲压缩数字滤波器设计问题提出的解决方案，具有扩展性强、通用性强、效率高的特点，可广泛应用于信号处理机产品领域。
【背景技术】
[0002]FIR数字滤波器在信号处理机中被广泛使用，例如低通滤波、脉冲压缩等场合。使用FIR滤波器实现脉冲压缩处理，目前的FIR滤波器由于长度固定，如果用同一个滤波器分时处理大时宽信号和小时宽信号，简单采用更换系数的方法，将会导致小时宽信号处理延迟增大。如果使用两个滤波器并行处理大时宽信号和小时宽信号，则会增加硬件资源。为此，我们提出一种长度可变的单速率FIR数字滤波器设计方案。该设计方案基于FPGA硬件平台，可用于数字信号脉冲压缩处理。该数字滤波器具长度可变的特点，特别适用于雷达信号处理机需要处理多种时宽信号的应用。
【发明内容】
[0003]要解决的技术问题
[0004]本发明主要解决的技术问题是:FIR滤波器由于长度固定，使用不灵活。在需要处理多种信号时宽的场合中，存在处理延迟大或者资源浪费的情况。
[0005]技术方案
[0006]—种长度可变的单速率FIR数字滤波器设计方法，其特征在于包括如下步骤:
[0007]步骤1:产生并存储用于FIR滤波器的系数，步骤如下:
[0008]步骤la:使用两边对称补零的方法扩充滤波器系数，使滤波器系数长度等于2mn，其中m、n为整数，且要求扩充后滤波器系数具有偶对称性，数字滤波器的工作时钟频率为输入信号采样频率的m倍；
[0009]步骤Ib:将滤波器系数的前一半数据存入η个的Rom中，每个Rom中存储m个系数；
[0010]步骤2:产生用于FIR滤波器的数据链，步骤如下:
[0011]步骤2a:由选择器U、延迟节Rl和延迟节Rm组成深度为m的反馈环Sm;其中延迟节Rm由m组寄存器级联成，其输入序列x(k)和输出序列y(k)关系为y(k) = x(k-m)，其中k为整数；选择器U在控制信号e有效时输出上支路，否则输出下支路；
[0012]步骤2b:由选择器U、延迟节Rm-1、R1和带使能端的Rel组成深度为m的反馈环Tm;控制信号e分别连接选择器U和带使能端的Re I;
[00?3]步骤2c:将η个反馈环Sm和η个反馈环Tm组成数据链:其中反馈环Sm的输出连接下一个反馈环Sm的输入，最后一个反馈环Sm的输出连接第一个反馈环Tm的输入；
[0014]步骤3:产生控制信号，步骤如下:
[0015]步骤3a:以数字滤波器的工作时钟产生周期为m宽度为I的控制信号e;
[0016]步骤3b:对信号e延迟3个时钟产生信号el;
[0017]步骤3c:对信号el延迟I个时钟产生信号e2;
[0018]步骤3d:对信号e2延迟η个时钟产生信号e3 ；
[0019]步骤4:对系数和数据进行算术运算，步骤如下:
[0020]步骤4a:将η个反馈环Sm和η个反馈环Tm输出对应相加；
[0021 ]步骤4b:相加再乘以步骤I中对应Rom中的系数；
[0022]步骤4c:在信号el控制下分别进行每个乘法器的输出累加；
[0023]步骤4d:多路累加结果在同步脉冲el控制下按顺序串行输出；
[0024]步骤4e:在同步脉冲e2控制下对串行数据累加；
[0025]步骤4f:在同步脉冲e3控制下锁存累加器输出，得到结果y。
[0026]当滤波器长度由2mn变为2mr时，其中r为整数且小于n，只需将第r个反馈环Tm的输入信号由第r+Ι个反馈环Tm的输出改为第r个反馈环Sm的输出，同时对信号e2到信号e3延迟由η改为r。
[0027]有益效果
[0028]本发明提出的一种长度可变的单速率FIR数字滤波器设计方法，与现有技术相比较，具有如下特点:
[0029]1.滤波器处理长度可变，使用灵活性更强。
[0030]2.适用于系数偶对称滤波器，计算效率高。
【附图说明】
[0031]图1为反馈环Sm结构
[0032]图2为反馈环Tm结构
[0033]图3为定时信产生方法
[0034]图4为滤波器功能结构
【具体实施方式】
[0035]现结合实施例、附图对本发明作进一步描述:
[0036]参见图1，使用m级寄存器级联组成长度为m的延迟节Rm，其输入序列x(k)和输出序列y(k)关系为y(k) =x(k-m)。由选择器U和延迟节Rl、Rm组成深度为m的反馈环Sm。其中x为数据输入端口，eS选择器控制输入端口，7为数据输出端口，选择器U在控制信号有效时输出上支路，否则输出下支路。
[0037]参见图2，由选择器U和延迟节Rm-URl，以及带使能端的Rl，组成深度为m的反馈环Tm。其中X为数据输入端口，6为选择器控制输入端口 ^为数据输出端口，ye为状态输出端口，Rel表示带使能端的延迟节R1。
[0038]参见图3，假定数字滤波器输入数据同步信号是周期为m宽度为I的脉冲信号e，对信号e延迟3个时钟产生信号el，对信号el延迟I个时钟产生信号e2，对信号e2延迟η个时钟产生信号e3。
[0039]参见图4，将η个反馈环Sm和η个反馈环Tm组成数据链，当η = 3时，结构如图4所示。将η个反馈环Sm和η个反馈环Tm输出对应相加再乘以对应Rom中的系数，在同步脉冲el控制下分别进行每个乘法器的输出累加，多路累加结果在同步脉冲el控制下按顺序串行输出，在同步脉冲e2控制下对串行数据累加，在同步脉冲e3控制下锁存累加器输出，得到结果y。
[0040]动态改变滤波器长度时可以通过调整2个参数来实现，一个是工作时钟频率与采样频率的比值，另一个是延迟节级联个数。
[0041]本发明中设计的滤波器，当滤波器长度由2mn变为2mr时(r为整数且小于η)，只需将第r个反馈环Tm的输入信号由第r+Ι个反馈环Tm的输出改为第r个反馈环Sm的输出，同时对信号e2到信号e3延迟由η改为r。
【主权项】
1.一种长度可变的单速率FIR数字滤波器设计方法，其特征在于包括如下步骤: 步骤1:产生并存储用于FIR滤波器的系数，步骤如下: 步骤la:使用两边对称补零的方法扩充滤波器系数，使滤波器系数长度等于2mn，其中m、n为整数，且要求扩充后滤波器系数具有偶对称性，数字滤波器的工作时钟频率为输入信号采样频率的m倍； 步骤Ib:将滤波器系数的前一半数据存入η个的Rom中，每个Rom中存储m个系数； 步骤2:产生用于FIR滤波器的数据链，步骤如下: 步骤2a:由选择器U、延迟节Rl和延迟节Rm组成深度为m的反馈环Sm;其中延迟节Rm由m组寄存器级联成，其输入序列x(k)和输出序列y(k)关系为y(k)=x(k-m)，其中k为整数;选择器U在控制信号e有效时输出上支路，否则输出下支路； 步骤2b:由选择器U、延迟节Rm-1、R1和带使能端的Re I组成深度为m的反馈环Tm;控制信号e分别连接选择器U和带使能端的Rel ； 步骤2c:将η个反馈环Sm和η个反馈环Tm组成数据链:其中反馈环Sm的输出连接下一个反馈环Sm的输入，最后一个反馈环Sm的输出连接第一个反馈环Tm的输入； 步骤3:产生控制信号，步骤如下: 步骤3a:以数字滤波器的工作时钟产生周期为m宽度为I的控制信号e; 步骤3b:对信号e延迟3个时钟产生信号el ； 步骤3c:对信号el延迟I个时钟产生信号e2 ； 步骤3d:对信号e2延迟η个时钟产生信号e3。 步骤4:对系数和数据进行算术运算，步骤如下: 步骤4a:将η个反馈环Sm和η个反馈环Tm输出对应相加； 步骤4b:相加再乘以步骤I中对应Rom中的系数， 步骤4c:在信号el控制下分别进行每个乘法器的输出累加， 步骤4d:多路累加结果在同步脉冲el控制下按顺序串行输出， 步骤4e:在同步脉冲e2控制下对串行数据累加， 步骤4f:在同步脉冲e3控制下锁存累加器输出，得到结果y。2.根据权利要求1所述一种长度可变的单速率FIR数字滤波器设计方法，其特征在于:当滤波器长度由2mn变为2mr时，其中r为整数且小于n，只需将第r个反馈环Tm的输入信号由第r+Ι个反馈环Tm的输出改为第r个反馈环Sm的输出，同时对信号e2到信号e3延迟由η改为Γο
【文档编号】H03H17/00GK106059528SQ201610408897
【公开日】2016年10月26日
【申请日】2016年6月12日
【发明人】徐伟
【申请人】西安电子工程研究所