l处理后的信号，使其能够准确接收与扫描到配套终端设备的电平变化，并保持与配套终端设备的通讯控制。而电平采样保护电路则用于精确的采取配套终端设备的电平，供异或门集成芯片Ul和控制芯片来进行数据处理。为确保使用效果，所述的控制芯片AX优先采用高性能低功耗的AX2003型来实现，而该异或门集成芯片Ul则优先采用74HC86型来实现。
[0026]控制开关报警电路用于根据控制电平采样保护电路和异或门集成芯片Ul的输出结果进行与控制芯片AX的断开与报警。
[0027]所述控制开关报警电路包括有晶体管Q1、晶体管Q2、晶体管Q3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、二极管D3及报警器HA。其中，所述三极管Ql的基极与异或门集成芯片Ul的一个输入端(12号端)相连接，其集电极经电阻R4后与控制芯片AX的FB管脚相连接，而其发射极则经电阻R5后与异或门集成芯片Ul的输出端(11号端)相连接。三极管Q2的基极与三极管Ql的集电极相连接，其集电极直接与控制芯片AX的FB管脚相连接，其发射极则经电阻R6后与报警器HA的正极相连接。三极管Q3的基极经电阻R8后与电平采样保护电路中电阻R2相连接，其集电极经二极管D3后与报警器HA的正极相连，其发射极则经电阻R7后与控制芯片AX的SW管脚相连接。
[0028]同时，所述异或门集成芯片Ul的输出端还分别与报警器HA的负极和控制芯片AX的EN管脚相连接。
[0029]所述电平采样保护电路则由相互串联的电阻R2和电阻R1，相互串接的二极管Dl和二级管D2，以及一端与功率放大器Pl的同相端相连接、另一端与二极管D2的P极相连接的电阻R3组成。为了确保使用效果，该电阻Rl的阻值优先取值为8ΚΩ，电阻R2的阻值优先取值为4.7 K Ω，电阻R3的取值则为4.7 K Ω。连接时，二极管D2和二极管Dl的连接点，以及电阻R2与电阻Rl的连接点均与三极管Ql的基极相连接。
[0030]所述逻辑保护射极耦合式放大电路的结构如图2所示，其主要由三极管Q6，三极管Q7，功率放大器P2，功率放大器P3，串接在功率放大器P2的反相端与输出端之间的电阻R19，串接在功率放大器P3的同相端与输出端之间的极性电容C9，串接在功率放大器P2的同相端与三极管Q6的集电极之间的电阻R18，串接在三极管Q6的集电极与三极管Q7的基极之间的电阻R20，与电阻R20相并联的电容C8，负极与功率放大器P2的同相端相连接、正极经电阻R21后与三极管Q6的发射极相连接的极性电容C7，串接在三极管Q7的基极与极性电容C7的正极之间的电阻R22，正极与三极管Q7的发射极相连接、负极顺次经稳压二极管D6和电阻R23后与功率放大器P2的输出端相连接的电容C10，P极与功率放大器P3的输出端相连接、N极经电阻R25和电阻R24后与稳压二极管D6与电阻R23的连接点相连接的二极管D7，以及P极与电容ClO的负极相连接、N极与二极管D7与电阻R25的连接点相连接的稳压二极管D8组成。
[0031]同时，所述三极管Q6的基极与极性电容C7的正极相连接，其发射极与三极管Q7的发射极相连接，其集电极与功率放大器P2的反相端相连接；三极管Q7的集电极与功率放大器P3的反相端相连接，功率放大器P3的同相端与功率放大器P2的输出端相连接。
[0032]连接时，所述极性电容C7的正极与与非门IC3的负极输入端相连接，而电阻R25与电阻R24的连接点则与三极管Q4的基极相连接。
[0033]运行时，本实用新型通过二极管Dl和二极管D2的限幅嵌位来防止输入端的输入电平信号过大而损坏元器件，而配套终端设备的电平状态则通过采样电阻Rl输入到异或门集成芯片Ul的12脚。同时，该配套终端设备的电平状态还触发晶体管Ql和晶体管Q2导通，进而将相关电平状态信号经过异或门集成芯片Ul的处理后输出信号到控制芯片AX的接收脚，再通过接收脚的电平变化来判断是属于何种电平，最后在得到电平状态后，经过控制芯片的比较电平完成电平的自动配置。
[0034]如上所述，便可较好的实现本实用新型。
【主权项】
1.一种基于VFO缓冲放大器的逻辑保护自动报警系统，主要由控制芯片AX，与该控制芯片AX相连接的异或门集成芯片U1，与该异或门集成芯片Ul相连接的电平采样保护电路，分别与异或门集成芯片U1、电平采样保护电路及控制芯片AX相连接的控制开关报警电路，以及串接在电平采样保护电路与异或门集成芯片Ul之间的VFO缓冲放大器电路和光束激发式逻辑放大电路组成，其特征在于，在光束激发式逻辑放大电路与VFO缓冲放大器电路之间还串接有逻辑保护射极耦合式放大电路；所述光束激发式逻辑放大电路主要由功率放大器Pl，与非门ICl，与非门IC2，与非门IC3，负极与功率放大器Pl的同相端相连接、正极经光二极管D4后接地的极性电容C4，一端与极性电容C4的正极相连接、另一端经二极管D5后接地的电阻R13，正极与电阻R13和二极管D5的连接点相连接、负极接地的极性电容C6，一端与与非门ICl的负极输入端相连接、另一端与功率放大器Pl的同相端相连接的电阻R14，串接在功率放大器Pl的反相端与输出端之间的电阻R15，一端与与非门ICl的输出端相连接、另一端与与非门IC3的负极输入端相连接的电阻R16，正极与与非门IC2的输出端相连接、负极与与非门IC3的负极输入端相连接的电容C5，以及一端与极性电容C6的正极相连接、另一端与与非门IC2的负极输入端相连接的电阻R17组成；所述与非门ICl的正极输入端与功率放大器Pl的反相端相连接，其输出端与与非门IC2的正极输入端相连接，与非门IC3的正极输入端则与功率放大器P的输出端相连接；所述VFO缓冲放大器电路由三极管Q4，三极管Q5，一端与三极管Q4的基极相连接、另一端经电容Cl后与与非门IC3的输出端相连接的电阻R8，一端与三极管Q4的基极相连接、另一端顺次经电阻R12和电容C3后与异或门集成芯片Ul相连接的电阻R11，一端与三极管Q4的基极相连接、另一端与电阻R12和电容C3的连接点相连接的电阻R10，以及一端与三极管Q4的集电极相连接、另一端经电容C2后接地的电阻R9组成；所述三极管Q5的发射极与电阻RlO与电阻R12的连接点相连接，其集电极与电阻R9和电容C2的连接点相连接，其基极与三极管Q4的集电极相连接；所述三极管Q4的发射极接地，且三极管Q5的集电极还外接+9v?12V的直流电压VCC ；功率放大器Pl的正极输入端则与电平采样保护电路相连接；所述逻辑保护射极耦合式放大电路主要由三极管Q6，三极管Q7，功率放大器P2，功率放大器P3，串接在功率放大器P2的反相端与输出端之间的电阻R19，串接在功率放大器P3的同相端与输出端之间的极性电容C9，串接在功率放大器P2的同相端与三极管Q6的集电极之间的电阻R18，串接在三极管Q6的集电极与三极管Q7的基极之间的电阻R20，与电阻R20相并联的电容C8，负极与功率放大器P2的同相端相连接、正极经电阻R21后与三极管Q6的发射极相连接的极性电容C7，串接在三极管Q7的基极与极性电容C7的正极之间的电阻R22，正极与三极管Q7的发射极相连接、负极顺次经稳压二极管D6和电阻R23后与功率放大器P2的输出端相连接的电容C10，P极与功率放大器P3的输出端相连接、N极经电阻R25和电阻R24后与稳压二极管D6与电阻R23的连接点相连接的二极管D7，以及P极与电容ClO的负极相连接、N极与二极管D7与电阻R25的连接点相连接的稳压二极管D8组成；所述三极管Q6的基极与极性电容C7的正极相连接，其发射极与三极管Q7的发射极相连接，其集电极与功率放大器P2的反相端相连接；三极管Q7的集电极与功率放大器P3的反相端相连接，功率放大器P3的同相端与功率放大器P2的输出端相连接；所述极性电容C7的正极与与非门IC3的负极输入端相连接，而电阻R25与电阻R24的连接点则与三极管Q4的基极相连接。
2.根据权利要求1所述的一种基于VFO缓冲放大器的逻辑保护自动报警系统，其特征在于，所述控制开关报警电路由基极与异或门集成芯片Ui的一个输入端相连接、集电极经电阻R4后与控制芯片AX的FB管脚相连接、而发射极则经电阻R5后与异或门集成芯片Ul的输出端相连接的三极管Q1，基极与三极管Ql的集电极相连接、其集电极直接与控制芯片AX的FB管脚相连接、而其发射极则经电阻R6后与报警器HA的正极相连接的三极管Q2，以及基极经电阻R8后与电平采样保护电路相连接、其集电极经二极管D3后与报警器HA的正极相连、而其发射极则经电阻R7后与控制芯片AX的SW管脚相连接的三极管Q3组成；所述异或门集成芯片Ul的输出端还分别与报警器HA的负极和控制芯片AX的EN管脚相连接。
3.根据权利要求2所述的一种基于VFO缓冲放大器的逻辑保护自动报警系统，其特征在于:所述的电平采样保护电路由相互串联的电阻R2和电阻R1，相互串接的二极管Dl和二级管D2，以及一端与功率放大器Pl的同相端相连接、另一端则与二极管D2的P极相连接的电阻R3组成；所述二极管D2和二极管Dl的连接点，以及电阻R2与电阻Rl的连接点还均与三极管Ql的基极相连接，电阻R2的另一端则经电阻R8后与三极管Q3的基极相连接。
4.根据权利要求1?3任一项所述的一种基于VFO缓冲放大器的逻辑保护自动报警系统，其特征在于:所述控制芯片AX的型号为AX2003型。
5.根据权利要求4所述的一种基于VFO缓冲放大器的逻辑保护自动报警系统，其特征在于:所述异或门集成芯片Ul的型号为74HC86型。
【专利摘要】本实用新型公开了一种基于VFO缓冲放大器的逻辑保护自动报警系统，主要由控制芯片AX，与该控制芯片AX相连接的异或门集成芯片U1，与该异或门集成芯片U1相连接的电平采样保护电路，分别与异或门集成芯片U1、电平采样保护电路及控制芯片AX相连接的控制开关报警电路，以及串接在电平采样保护电路与异或门集成芯片U1之间的VFO缓冲放大器电路和光束激发式逻辑放大电路组成，其特征在于，在光束激发式逻辑放大电路与VFO缓冲放大器电路之间还串接有逻辑保护射极耦合式放大电路。本实用新型能自动采集和识别配套终端设备的电平状态，自动连接安全支付设备与配套终端设备的通讯，从而有效避免因安全支付设备与配套终端设备电平不匹配而带来的缺陷。
【IPC分类】H03F1-52
【公开号】CN204334492
【申请号】CN201420739946
【发明人】高小英, 车容俊
【申请人】成都措普科技有限公司
【公开日】2015年5月13日
【申请日】2014年11月28日