专利名称：用于提供带有预定时间偏移的多个信道的数据帧的时间对准设备和方法
技术领域：
本发明涉及用于提供带有预定时间偏移的多个信道的数据帧的时间对准设备。时间对准设备被提供在电信系统的发射机中，它分别从多个信道接收接连的数据帧，每个包含预定数目的数据符号，以及接连地输出带有预定的时间偏移(相对于公共同步时钟)的数据符号。本发明也涉及用于执行这样的时间对准的方法，电信系统的发射机，和其中在发射机中执行这样的时间对准的电信系统。
典型地，时间对准设备和方法被使用于基于时分复用或CDMA传输的电信系统中。在这样的系统中，相对于公共同步信号的时间偏移表示在无线链路(空中接口或天线)上相应信道的无线帧的开始。在传输到无线链路之前，各个数据帧必须被存储，然后必须提供以时间偏移。本发明具体地涉及，特别是对于CDMA电信系统的、如何处理在大量用户信道的数据帧之间的不同时间偏移的问题。
背景技术：
在许多电信系统中，多个信道的各个数据帧被异步地生成，即，ATM数据帧在发射机中不是对准给定的同步时钟生成的。如果各个信道具有同一个基本传输速率TRB(通过空中接口)，则数据帧将包含相同数目的数据符号，然而，它们仍旧不对准到公共同步时钟。发射机的任务是，不管从各个信道异步到达的数据分组如何，都在具有每个信道预定的各自时间偏移的无线链路上发送数据帧(或，更精确地是它们的数据符号)，其特征在于这个特定用户信道的数据帧的开始端。到接收机的传输，例如由于在传输期间改变距离，会在各个数据帧之间引入进一步的延时，这样，接收机必须执行相对于在接收机中提供的公共同步时钟的时间对准。本发明涉及在发射机中的时间偏移调整。
其中需要这样的时间偏移调整的移动无线通信系统的例子是CDMA移动无线通信系统。图5显示在这样的CDMA通信系统中的基站收发信台BTS的方框图。图6显示图5所示基站收发信台BTS的编码器单元ENC。应当指出，此后，将参照图5，6所示的CDMA系统来考虑本发明和它们的问题，然而，时间对准也可应用于需要时间偏移调整的任何通信系统。
在其中提供几个信道每个包括接连的数据帧的所有电信系统中，可以提供专用于特定用户信道的分开的编码器，以便编码一个特定信道的接连到达的数据帧。然而，这会导致例如多到300个编码器单元，这在需要的硬件提供方面是不能接受的。为此，总是有如何经济地使用公共编码器资源来编码所有信道的数据帧的问题。具体地，如果编码器花费在编码一个数据帧上的时间大大地短于数据帧本身的持续时间，则这是可以达到的。然后，编码器可以在一个数据帧周期内一个接一个地处理几个信道的数据帧。因为各个信道的数据帧并不同步到公共同步时钟，以及必须被以每个信道预定的时间偏移提供到空中接口，所以到达的数据帧在施加预定的时间偏移之前必须被缓冲在存储器中，这样，数据符号可以以恒定的数据符号流的形式被传送到调制单元(例如，图6的CDMA调制器BBTX)。
本发明具体地涉及到不同的时间偏移如何施加到许多信道的(可能异步地)到达的数据帧的问题。
发明概要如上所述，由于时间偏移表示在无线链路上相应信道的各个无线帧的开始端，所以编码器单元必须确保来自用户信道的、各个地(可能异步地)到达的数据帧在无线链路上是以唯一的时间偏移可提供的。除了数据帧必须配备以唯一的时间偏移的问题以外，通常必须执行数据帧的交织，更精确地是包含在其中的数据符号的交织，即，在数据符号作为数据符号流提供给调制器之前，数据符号应当被重新安排(交织)。时间偏移的提供可达到各个信道之间最小的干扰，即，它将改进CDMA接收机的相关特性。附加的交织改善接收机在衰落信道环境下的数据接收，衰落信道环境在接收的数据帧中引入突发错误。
所以，本发明的目的是提供时间对准设备，电信系统的发射机，具体地CDMA系统的编码器单元，电信系统，和时间对准方法，这使得从多个用户信道的数据帧中到达的用户数据在传输到空中之前能够具有各个指定的唯一的时间偏移，这样，在代码信道(例如，CDMA系统中的CDMA信道)之间的干扰被最小化。
本发明的另一个目的是提供时间对准设备，电信系统的发射机，电信系统，和时间对准方法，借助于它们编码器硬件可被经济地甚至使用于很大数目的用户信道。
目的的解决方案本目的是通过电信系统的发射机的时间对准设备(权利要求1)解决的，该时间对准设备用于分别从多个信道接收接连的数据帧，每个包含预定数目的数据符号，以及用于接连地输出相对于公共同步时钟带有预定时间偏移的数据符号，包括(a)至少第一、第二和第三读/写帧存储器，每个帧存储器具有多个贮存资源，每个贮存资源用于存储相应信道的一个数据帧的数据符号，所述帧存储器每个具有写状态，在该状态下数据由输入装置写入到所述帧存储器，以及具有读状态，在该状态下数据由输出装置从所述帧存储器中读出；(b)控制单元，用于循环地在与所述公共同步时钟同步的第一到第三对准模式之间切换所述三个帧存储器，这样，(b1)在所述第一对准模式，所述第一和第二帧存储器处在写状态以及所述第三帧存储器处在读状态；(b2)在所述第二对准模式，所述第二和第三帧存储器处在写状态以及所述第一帧存储器处在读状态；以及(b3)在所述第三对准模式，所述第三和第一帧存储器处在写状态以及所述第二帧存储器处在读状态；(c)写/读地址提供装置，用于提供相应于所述时间偏移的各自的帧起始写地址，单独地用于具有写状态的帧存储器的每个贮存资源，以及接连的读地址，共同地用于具有读状态的帧存储器的所有的贮存资源；(d)其中在每个模式切换后输入装置开始把每个信道的新到达数据帧的数据符号按各个帧起始写地址写入到在先前模式中处在读状态的第一写状态帧存储器的各个贮存资源中，以及继续把数据符号按写基地址写入到具有写状态的另一个第二帧存储器的相应贮存资源中，如果在把数据符号写入到所述第一帧存储器期间，各自贮存资源的最高可能的写地址被达到的话；(e)其中所述输出装置按所述接连的读地址从具有读状态的所述帧存储器的各个贮存资源接连地读出一个数据符号。
而且，本目的是通过电信系统的发射机的时间对准设备(权利要求15)解决的，该时间对准设备用于分别从多个信道接收接连的数据帧，每个包含预定数目的数据符号，以及用于接连地输出相对于公共同步时钟带有预定时间偏移的数据符号，包括(a)至少第一、第二和第三读/写帧存储器，每个帧存储器具有多个贮存资源，每个贮存资源用于存储相应信道的一个数据帧的数据符号，所述帧存储器每个具有写状态，在该状态下数据由输入装置写入到所述帧存储器，以及具有读状态，在该状态下数据由输出装置从所述帧存储器读出；(b)控制单元，用于循环地在与所述公共同步时钟同步的第一到第三对准模式之间切换所述三个帧存储器，这样，(b1)在所述第一对准模式，所述第一和第二帧存储器处在读状态以及所述第三帧存储器处在写状态；(b2)在所述第二对准模式，所述第二和第三帧存储器处在读状态以及所述第一帧存储器处在写状态；以及(b3)在所述第三对准模式，所述第三和第一帧存储器处在读状态以及所述第二帧存储器处在写状态；(c)写/读地址提供装置，用于提供相应于所述时间偏移的各自的帧起始读地址，单独地用于具有读状态的帧存储器的每个贮存资源，以及接连的写地址，共同地用于具有写状态的帧存储器的所有贮存资源；(d)其中在每个模式切换后输入装置把每个信道的新到达数据帧的数据符号按所述接连的写地址接连地写入到具有写状态的帧存储器的各自贮存资源中；以及(e)其中所述输出装置按所述各个帧起始读地址从在先前模式中处在写状态的第一帧存储器的各个贮存资源中读出一个数据符号，以及如果在读出所述第一帧存储器中的数据符号期间各自贮存资源的最高可能的读地址被达到，则继续按读基地址从具有读状态的另一个第二帧存储器的相应贮存资源读出数据符号。
而且，本目的是通过包括如上所述的时间对准设备的电信系统的发射机解决的。
本目的是通过包括如上所述的一个或多个发射机的电信系统解决的。
而且，本目的也是通过这样一种方法(权利要求9)解决的，该方法用于时间对准来自多个信道的接连的数据帧，每个帧包含来自多个信道的预定数目的数据符号，以及用于接连地输出相对于公共同步时钟带有预定时间偏移的数据符号，它包括以下步骤(a)把数据帧写入到至少第一、第二和第三读/写帧存储器，每个帧存储器具有多个贮存资源，每个贮存资源用于存储各自的信道的一个数据帧的数据符号，所述帧存储器每个具有写状态，在该状态下数据由输入装置写入到所述帧存储器，以及具有读状态，在该状态下数据由输出装置从所述帧存储器读出；(b)循环地在与所述公共同步时钟同步的第一到第三对准模式之间切换所述三个帧存储器，其中(b1)在所述第一对准模式，所述第一和第二帧存储器处在写状态以及所述第三帧存储器处在读状态；(b2)在所述第二对准模式，所述第二和第三帧存储器处在写状态(WR)以及所述第一帧存储器处在读状态；以及(b3)在所述第三对准模式，所述第三和第一帧存储器处在写状态(WR)以及所述第二帧存储器处在读状态；(c)提供相应于所述时间偏移的各自的帧起始写地址，选择地用于具有写状态的帧存储器的每个贮存资源，以及接连的读地址，共同地用于具有读状态的帧存储器的所有贮存资源；(d)在每个模式切换后把每个信道的新到达数据帧的数据符号按各自帧起始写地址写入到在先前模式中处在读状态的第一写状态帧存储器的各自贮存资源中，以及如果在把数据符号写入到所述第一帧存储器期间各自贮存资源的最高可能的写地址被达到，则继续把数据符号按写基地址写入到具有写状态的另一个第二帧存储器的相应贮存资源中；以及(e)按所述接连的读地址从具有读状态的所述帧存储器的各个贮存资源接连地读出一个数据符号。
而且，本目的是通过这样一种方法(权利要求16)解决的，该方法用于时间对准分别来自多个信道的接连的数据帧，每个帧包含预定数目的数据符号，以及用于接连地输出相对于公共同步时钟带有预定时间偏移的数据符号，它包括以下步骤(a)把数据帧写入到至少第一、第二和第三读/写帧存储器，每个帧存储器具有多个贮存资源，每个贮存资源用于存储相应信道的一个数据帧的数据符号，所述帧存储器每个具有写状态，在该状态下数据由输入装置写入到所述帧存储器，以及具有读状态，在该状态下数据由输出装置从所述帧存储器读出；(b)循环地在与所述公共同步时钟同步的第一到第三对准模式之间切换所述三个帧存储器，这样(b1)在所述第一对准模式，所述第一和第二帧存储器处在读状态以及所述第三帧存储器处在写状态；(b2)在所述第二对准模式，所述第二和第三帧存储器处在读状态以及所述第一帧存储器处在写状态；以及(b3)在所述第三对准模式，所述第三和第一帧存储器处在读状态以及所述第二帧存储器(RAM2)处在写状态；(c)提供相应于所述时间偏移的各自的帧起始读地址，选择地用于具有读状态的帧存储器的每个贮存资源，以及接连的写地址，共同地用于具有写状态的帧存储器的所有贮存资源；(d)在每个模式切换后把每个信道的新到达数据帧的数据符号按所述接连的写地址接连地写入到具有写状态的帧存储器的各个贮存资源中；以及(e)按所述各个帧起始读地址从在先前模式中处在写状态的第一帧存储器的各个贮存资源中读出一个数据符号，以及如果在读出所述第一帧存储器中的数据符号期间各自贮存资源的最高可能的读地址被达到，则继续按读基地址从具有读状态的另一个第二帧存储器的相应贮存资源中读出数据符号。
按照本发明的第一方面(逻辑地)，使用三个帧存储器。每个帧存储器可容纳所有信道的一个完整的数据帧。在外部公共的同步时钟的一个周期期间，两个存储器被使用来写数据帧以及一个存储器被使用来读数据。当然，作为本发明的实际的实施例，可以使用三个单端口RAM(或者使用于读或者使用于写)或双端口RAM(同时读和写)。因此，按照本发明的三个分开的存储器只应当被逻辑地看作为三个单独的存储器，而在双端口RAM情况下可以使用一个存储器。
各个数据帧的唯一的时间偏移是通过在一个帧循环期间对处在写状态的三个RAM中的两个RAM同时执行写过程而被(物理地)实现的。在把具有它各自的时间偏移(以一个数据帧的数据符号在两个RAM上的移位出现)的各个用户数据写入到具有写状态的两个RAM的同时，执行从第三RAM中读数。当下一个公共同步时钟脉冲(帧同步脉冲)出现时，三个RAM的功能循环地改变。也就是，被使用于读的RAM然后将被用作为用于写入的RAM，以及先前被使用于写的两个RAM中的一个现在被使用于读出数据。在各个信道的数据帧之间相对于同步时钟的时间偏移可被调整为在0与一个完整帧周期之间变化。当想要的时间偏移是0时，在一个写周期期间只有第一RAM具有对于这个特定的信道的任何数据项。对于在0与一个完整数据帧周期之间的时间偏移，数据帧被写入到两个写RAM中。如果时间偏移最大值是一个帧，则数据只被存储在第二RAM。对于在0与一个帧之间的时间偏移，包含一个帧的数据的到达分组至多只重叠两个RAM。
因此三个RAM和三个RAM的功能的循环改变使得具有各个唯一的时间偏移(在一个帧的范围内)的数据帧能够被存储和以想要的时间偏移(相对于一个公共的帧同步脉冲)被发送。重要的是在每次循环改变后，每个信道的新到达数据帧总是被写入到在以前的模式处在读状态的帧存储器。当执行把数据帧写入到一个或两个写状态帧存储器时，写/读基地址提供装置提供相应于该时间偏移的基本写地址。也就是，如果数据帧异步地到达编码器，则地址提供装置将发出用来开始写入存储器的基本写地址。因此，通过按给定的基本写地址把数据帧开始写入到帧存储器的各个资源(＝存储器单元)，可以实现时间偏移。
本发明的第二方面是只使用一个帧存储器用于写和两个帧存储器用于读。在这种情形下，到达的数据帧总是按最低的地址被写入到单个写状态存储器，以及在随下一个同步时钟出现而执行循环改变后，继续进行数据帧写入到下一个写状态帧存储器。在这种情形下，通过发出表示在第一读状态存储器中开始读的存储器单元的、预定的基本读地址，可实现该唯一的时间偏移。
发明优选方面在本发明的上述的方面，多个用户信道的数据帧分别被写入到各个存储器的贮存资源。一个可能性是每个贮存资源是由帧存储器的一行而实现的，其中输出装置按给定的基本读地址沿着列方向接连地读出数据符号。在这种情形下，没有执行比特交织。
另一方面，在许多通信系统中，在发射机一侧，希望如上所述地进行比特交织。在这种情形下，按照达到交织的本发明的第三方面，也开始按照各个基本写地址写入到各个贮存资源，但数据符号不是仅仅顺序地沿着行方向一个接一个地被写入。写次序根据想要的交织技术(例如，交织深度)被改变，这样，在从具有读状态的存储器读出过程期间，数据符号以相同的次序被提供，好像它们被写入到交织矩阵(例如，具有特定的交织深度)且沿着列方向从其中被读出。
按照本发明的第四方面，数据帧的数据符号可以是单独的比特，以及可被分开地存储在各个帧存储器的每个存储器单元。然而，如果例如数据已经受用于数字QPSK调制的I/Q选择过程，则由两个或多个比特构建的数据符号可以串行地或并行地到达时间对准设备。按照本发明的另一个方面，如果数据符号包含两个或多个比特，则数据符号的各个比特一起被存储在一个存储器单元。即，比特不是逐个比特地被存储(如在传统的技术中)，而实际上是以包括两个或多个数据比特的数据符号被存储。
通过以下的说明和从属权利要求可以得出本发明的另外的有利实施例和改进方案。此后，参照实施例和参照
本发明。
附图简述图上图1-1显示按照本发明的发射机TX的时间对准设备的方框图；图1-2显示输入到图1-1所示的时间对准设备的多个信道CH1...CH8的数据帧；图1-3显示属于多个信道CH1...CH8的各个数据帧的各个数据分组是如何通过图1-1所示的时间对准设备以一个时间偏移被输出的；
图2-1显示按照本发明的第一实施例的、使用三个RAM的时间对准设备的基本结构，其中按照本发明的第一实施例两个帧存储器被使用于按预定的基地址写入和一个帧存储器被使用于读出；图2-2显示在各个时间对准模式M1，M2，M3之间的顺序切换，以及把新的数据帧写入到在本发明的第一实施例中在先前模式中处在读状态的帧存储器；图2-3显示按照本发明的第二实施例的、使用两个读状态存储器和一个写状态存储器的情形；图2-4a-c显示其中对于执行数据帧的时间对准需要3个以上帧存储器的几种情形；图2-5显示在对准模式M3时按列读出符号；图3显示按照本发明的第三实施例的、说明组合的时间对准/交织方法的图；图4-1显示在发射机中由用于执行比特交织的交织矩阵构成的帧存储器的贮存资源的读出和写入，其中每个数据比特被存储在分开的存储器单元；图4-2显示按照本发明的第四实施例在发射机中由用于执行按数据符号交织的交织矩阵构成的贮存资源的读出和写入；图5显示其中可应用按照本发明的时间对准方法的CDMA电信系统的基站收发信台的总貌；以及图6显示图5所示的编码器单元ENC的内部结构的总貌。
在附图中，相同的或相似的参考数字在所有的图上表示相同的或相似的部件或步骤。
CDMA电信系统描述此后描述其中可以应用本发明的时间对准设备和方法的CDMA基站收发信台BTS。然而，应当指出，CDMA系统的描述只用作为本发明的应用实例，以及本发明可以应用于其中多个信道的数据帧必须相对于公共同步时钟信号被提供以唯一时间偏移的任何其它电信系统和发射机。所以，本发明可以应用于按面向时间帧方式实施物理层数据处理的任何的电信系统和发射机。
概括地，图5的方框图显示CDMA系统的基站收发信台BTS，包括基带发射机TX，基带接收机RX，和HF部分。在发射机TX中，例如以ATM分组形式的用户数据通过ATM交换机和相应的接口ATM IFX/IFC被输入到信道编码器单元ENC。编码的(和也交织的数据)然后被基带发射机单元BBTX调制和被CDMA扩展。调制的数据然后在TRX-DIG单元中被滤波和被变换成模拟信号，在单元TRX-RF中被上变频到想要的载频，由功率放大器单元MCPA放大，最后通过双工滤波器被发送到天线ANT。
在基带接收机RX中，通常使用两个天线(分集接收)来接收信号，然后该信号在单元LNA中被放大，在单元TRX-RF中被下变频，在单元TRX-DIG中被A/D变换和被滤波。然后，数据由接收机单元BBRX中的RAKE接收机/去扩频器被解调，而随机接入信道在单元BBRA中被检测和被解调。BBRX和BBRA看到同样的数据，以及用每个单元内的“代码匹配”滤波器提取它们所需要的各自的数据。用户数据US然后在译码器单元DEC中被译码以及通过ATM接口ATM IFX/IFC被发送到ATM交换机。
在CDMA基站收发信台BTS中，比特交织和比特去交织是分别在基带发射机TX的编码器ENC中和在基带接收机RX的译码器DEC中执行的。
图6显示按照本发明的编码器单元ENC的功能性总貌，其中各个用户信道US1，US2，US3的数据作为包括各个数据比特序列的顺序数据帧被输入到在①处的卷积编码器CC。然后在②处的自由可编程门阵列FPGA INTERMOD中执行交织。也就是，在图6上，多个用户信道(例如，多到300个不同的信道)输入用户数据US，而且控制信息(图6上未示出)被提供到FPGA②。数据在FPGA调制器FPGA INTERMOD②中通过使用以参考数字④表示的三个帧存储器(RAM)的存储器装置被调制、交织和被时间对准。调制的、时间对准的、和交织的数据然后通过在③处的FPGA BBTX-OUT被发送到发射机的CDMA调制部分BBTX⑤。信道编码器CC优选地可以是卷积编码器，然而，也可以使用其它编码，例如块码，涡轮(turbo)码等等。如果编码器是卷积编码器，则它利用由编码器多项式预先规定的、特定的比率和约束长度。例如，图5，6上的CDMA发射机使用具有编码率r＝1/3，和约束长度c＝9的卷积编码器CC。
从ATM-IFX/IFC单元到达的每个数据帧包含分别属于用户信道的预定数目的数据比特的数据比特序列。在每个帧中加到Inter-Mod的输入数据比特序列(IDBS)的各个码符号可以包含例如对于QPSK调制的N＝2数据比特(即，一个I比特和一个Q比特)。
在图6上，时间对准设备TAL的在⑥处的控制单元CTL把时间偏移数值，例如地址，提供到FPGA INTERMOD，用参考数字②表示。如图6所示，其它控制信号CNTRL和读/写命令R/W从单元②和③被直接输入到FPGA RAM-IF，它用作为用于RAM装置的数据/地址MUX，它仅仅对于写入操作是需要的(第一实施例)。通过控制单元CTL的控制信息，从卷积编码器CC到达的用户数据的各个数据被写入到三个RAM，该RAM对它们施加唯一的时间偏移。数据帧，更精确地是数据符号，然后被读出和被提供到CDMA调制器BBTX。还应当指出，卷积编码器CC可被省略，这样，从ATM-IFX/IFC到达的数据帧的数据直接被输入到②处的时间对准单元TAL。所以，与加到时间对准单元TAL的输入比特是否被编组为数据符号(I-，Q-比特)无关，对于每个信道存在有无论如何没有同步于公共同步时钟到达的接连的数据帧流。从时间对准单元TAL到CDMA调制器BBTX的输出是信道的连续安排的数据比特或数据符号流。在例如10毫秒的一个帧周期内，包括多个数据符号(相应于被输入到时间对准设备的数据帧中数据符号数目)的各个数据帧被提供到用于每个各自的信道的调制器。然而，因为时间对准设备把时间偏移加到输入数据帧，即，它们的数据符号，所以被提供到调制器的各个数据帧包含时间移位的数据符号。
下面参照图1-2和图1-3更详细地说明输入流IDBS和输出流ODBS。
在如图5、6所示的、这样的CDMA系统中，物理信道或用户数据以相对于由基站收发信台BTS发出的公共帧同步脉冲的各个恒定的时间偏移被发送。如上所述，在CDMA方法中，时间偏移表示相对于帧同步脉冲、在无线链路上相应的信道的无线电帧的开始。
第一实施例(时间对准程序)图1-1显示按照本发明的电信系统的发射机TX中时间对准设备TAL的方框图。时间对准设备TAL相应于按以下方式的图6所示的时间对准设备TAL。图1-1上的RAM1，RAM2，和RAM3相应于图6是以参考数字④表示的RAM结构。负责提供用于写入到RAM的地址ADR的控制单元CU中的输入复接器IM和单元WR-G相应于图6上的FPGA INTERMOD②。WR-G从外部控制单元CTL得到用于每个用户信道的时间偏移。负责提供用于读出的地址ADR的控制单元CU中的输出复接器OM和单元RD-G相应于图6上的FPGA BBTX-OUT③。图1-1上的控制单元CU因此分布在图6上的部件②，③，然而，在功能上这些电路执行与下面说明的相同的时间对准程序。公共同步脉冲FSYNC被外部地加到CU，更具体地，加到WR-G和RD-G(或加到图6上相应的单元②，③)。
因此，在图1-1上，时间对准单元TAL包括输入装置IM(即，输入复接器)和输出装置OM(即，输出复接器)，以及三个读/写帧存储器RAM1，RAM2，RAM3，它们可借助于施加的读/写信号R/W1，R/W2，R/W3被设置为读或写状态。代替使用如图1-1所示的三个单端口RAM(或者用于写或者用于读)，也有可能使用双端口RAM(同时读和写)。所以，三个不同的帧存储器也可被看作为其中读和写可以对不同的部分同时进行的单个双端口RAM的不同部分。为了说明起见，图6上的参考数字①，④，⑤相应于图1-1上所示的参考数字，而参考数字②，③，⑥相应于由如上所述的、输入复接器IM，输出复接器和控制单元CU组成的单独的单元，所以它们在图1-1上没有明显表示。
在图1-1上，输入复接器IM接收输入数据比，特流IDBS，包含接连的数据帧，每个数据帧包含分别来自多个信道，例如300的预定数目的数据符号，例如320个。虽然本发明并不限于其中每个信道具有相同固定的恒定数据速率的情形，在本优选实施例中假设，每个用户信道具有固定的和恒定的数据速率，这样，各个分组包含相同数目的符号。另一方面，用户可以使用具有不同数据速率的几个应用。然后，用户信道可包括一个或多个单个信道资源，每个具有它本身特定的但恒定的数据速率。
图1-2显示八个信道CH1，CH2，CH3...CH8的数据在例如10毫秒的一个帧周期内如何到达①的例子。各个信道的数据符号在数据帧CH1/0，CH2/0，CH3/0，...，CH8/0中到达，每个数据帧包含相同数目的数据符号1...320。在10毫秒的一个帧周期内，每个信道的一个数据帧到达输入复接器IM。如图1-2所示，在各个数据帧CH1/0，CH2/0，CH3/0等之间会存在某些未规定的延时，这取决于单个信道的数据帧到达的异步特性。然而，与延时无关地，唯一的要求是每个信道的一个数据帧在10毫秒的一个帧周期内到达。输入数据比特流(IDBS)或数据符号流串行到达输入复接器IM。如果存在附加的缓冲器，则它也可以并行地到达。
图1-3显示由输出复接器OM输出的、输出数据比特或输出数据符号流ODBS。输出流ODBS包括接连的数据符号，具有相对于公共同步时钟的预定的时间偏移T0，T1。具体地，图1-2显示八个信道CH1...CH8的数据在10毫秒的一个帧周期内如何在③处输出的例子。各个信道的数据在例如320个数据分组(每个包括一个符号)中被输出。然而，八个信道的数据分组以时间共享的方式(即，时间复接地，或并行地)被输出。每个数据分组包括一个数据比特或数据符号。一个数据符号可包含例如n＝2数据比特。所以，在这种情形下，从输出复接器到调制器BBTX的输出总线包括用于八个信道的所有数据分组的两条线路。如果在总线上传输速率是256ksps(＝8符号/31.25μs)，则其它的信道组CH9...CH16或CH17...CH24(图1-2上未示出)等将需要另外的总线，每条具有两条线路。另一方面，假设在总线上是16.38MHz的传输速率，则总共31.25μs*16.38Msps＝512信道可被时间复接。也就是，信道数目只由总线上的传输速率限制。
虽然在本发明中不管各个数据分组对于信道是以时间共享方式还是并行地输出，但重要的是指出，对于每个信道，相应于输入到时间对准设备的数据帧中数据符号数目的多个数据符号是在例如10毫秒的一个单个帧周期内输出的(然而，当然不是相同的数据符号，因为在时间对准设备中加上了时间偏移)。
如图1-3所示，来自各个数据帧的320个数据符号具有相对于公共同步时钟的各个时间偏移Δt(1)，Δt(2)，Δt(3)，..，Δt(n)，...，Δt(8).例如，第一信道CH1的第一数据符号1没有时间偏移，因为它正好在同步时钟出现时开始。显然，因为信道CH2的第一数据分组包含数据符号17，第二信道CH2的数据符号具有时间延迟Δt(2)＝304符号。因为第一符号是数据符号319，所以第三信道CH3具有时间偏移Δt(3)＝2个数据符号。作为另一个例子，信道CH8具有时间偏移Δt(8)＝243个数据符号。因为在从信道CH8输出一个数据符号后，继续从信道CH1输出下一个数据符号2，所以必须确保输出复接器OM的输出频率足够高，以使得所有信道的一个数据帧的所有320个符号在10毫秒的时间间隔内被输出。这意味着，在10ms/320＝31.25μs的时间段内，必须输出每个信道的一个数据符号。因为输出装置OM从第一步进到第八信道CH1...CH8，以在31.25μs的时间段内读出一个数据符号，但不同的数据符号，即第1，第17，第319，...，第78数据符号被读出，所以本发明的时间对准设备以相对于公共同步时钟的预定的时间偏移接连地输出数据符号。显然，不管输出数据比特流是并行地还是串行地输出，只要在当前的序列中不同的数据符号是由输出装置OM从帧存储器读出。
为了把图1-2的输入流IDBS变换成图1-3所示的输出流ODBS，输入装置IM和输出装置OM写入和读出数据到图1-1中④所示的三个帧存储器。
图2-1显示对于其中第一存储器RAM1具有写状态WR，第二存储器RAM2也具有写状态WR，第三存储器RAM3具有读状态RD的(此后被称为第一对准模式M1)一个时间快照，使用三个帧存储器RAM1，RAM2，RAM3的原理。作为一个例子，图2-1显示图1-2所示的各个信道的各个数据帧ch1/0，ch2/0，ch3/0，...，ch8/0(在chy/x表示式中，x表示第x数据帧，以及y表示信道号)。第一、第二和第三读/写帧存储器RAM1，RAM2，RAM3具有多个贮存资源RES1，RES2，RES3，RES4...RES300，它们可容纳各个信道的一个单个数据帧的所有的数据符号。例如，信道ch4的数据帧ch4/0完全装入第一帧存储器RAM1的贮存资源RES4。在最简单的情形下，当没有执行交织时，贮存资源可被看作为帧存储器的各个行。在所显示的事例中，帧存储器具有Nresmax＝300行，以及Nsymbol＝320列(Nsymbol＝数据符号数目，或每个数据帧的数据比特)。然后，沿着行方向进行写入数据帧的数据以及沿着列方向读出具有读状态的帧存储器，如RAM3，正如图2-1上的箭头表示的。
正如下面更详细地描述的，按照本发明的另一个实施例，时间对准与各个数据帧的数据符号或数据比特的交织相组合，在这种情形下，各个资源将仍旧按行方向被写入，然而，将使用特别的写次序，这样，在沿着列方向读出期间，数据符号按一个顺序被读出，这个顺序是如果符号以传统的方式从传统的交织矩阵被读出和写入而被生成的相同的顺序(如图3，4示意地显示的)。下面将参照图3更详细地说明这个特别的写次序。此后，将首先说明不带有交织处理过程的、数据符号的写入和读出。
在图2-1上，每个帧存储器具有基本写地址WB-ADR，它指示未获得任何时间偏移的数据帧的数据符号必须被写入到的第一存储器单元。当贮存资源由各个行构成时，实际上，基本写地址WB-ADR是第一列位置。每个帧存储器也包含末端地址或最高可能的地址END-ADR，其中例如要写入未获得任何时间偏移的数据帧的最后的数据符号。因为在第三帧存储器RAM3中执行读出过程，从基本读地址RB-ADR开始的读地址被施加到第三帧存储器RAM3。在例如31.25μs的时间周期内顺序执行从每个贮存资源读出一列，即一个数据符号，如图1-3所示。
时间对准程序的主要方面是提供帧起始写地址FRST-ADRch1...FRST-ADRch300(一般地，对于各个信道chy有帧起始写地址FRST-ADRchy，如图2-1所示)。用于计算帧起始写地址FRST-ADRchy的通用公式是FRST-ADRchy＝WB-ADDR+time-offsetchy(变换成对于各个信道chy的符号数目)。
也就是，尽管输入流IDBS的数据分组ch1/0，ch2/0，ch3/0...ch300/0是以没有预定的时间偏移到达的，各个数据帧的数据符号或数据比特的写入在预定的帧起始地址FRST-ADRchy开始，这个预定的帧起始地址FRST-ADRchy由控制单元CU通过图1-1的地址线WRITE-ADR对于每个信道唯一地和独立地提供的(相应于由控制单元CTL给定的时间偏移)。因此，唯一的时间对准偏移是通过把数据帧从基本写地址WB-ADR偏移到帧起始写地址FRST-ADRchy而被提供的。数据帧的每个开始点因此由帧起始写地址来标识。如图2-1所示，各个数据帧因此具有各个时间对准偏移ch.1，ch.2，ch.3...ch.300。图1-1上的控制单元CU的写地址提供装置WR-G(或分别为图6的FPGA②)提供相应于单独地用于每个贮存资源的时间偏移的各个帧起始写地址和公共地用于所有贮存资源的接连的读地址。
如图2-1所示，只有信道ch4没有时间偏移(时间偏移＝0)，这样，它完全装入RAM1。因此，帧起始写地址FRST-ADRch4与基本写地址WB-ADR相同。因为每个RAM贮存资源或单个信道的尺寸是使得它只能容纳特定信道的一个完整数据帧的数据，所以对于提供不同于0和最大高到一个帧的时间偏移的时间偏移的时间对准功能，需要两个存储器RAM1，RAM2。也就是，如果例如信道ch1的数据帧ch1/0的数据在RAM1的倒数第三个贮存资源RES1开始，则数据被连续地写入到行方向，直至遇到最高可能的写地址，即写结束地址END-ADR为止。然后，按第二帧存储器RAM2(也具有写状态WR)的基本写地址继续写入数据符号，直至完整的数据帧以重叠的方式被存储到两个RAM为止。
单个信道的帧起始地址是从基本写地址加上对于这个信道的各别时间对准偏移(按照符号数目)而生成的。也就是，写入总是从帧起始写地址开始，以及因此各个信道数据与来自基本写地址的特定的时间偏移(＝地址偏移)对准。由于数据以数据分组形式串行到达，数据一个信道接着一个信道地被写入。一旦数据帧ch1/0的所有符号已被写入到RAM1，RAM2，同一个信道的下一个接连的数据帧ch1/1的数据符号就被写入到第二RAM2，再次从对于信道ch1提供的帧起始写地址开始。在写入数据帧ch1/0与数据帧ch1/1之间，所有其它的数据帧chy/0通过使用它们各自的帧起始写地址被写入到存储器。正如对于在对准期间的循环模式切换所说明的，对于下一个到达的数据帧ch1/1，RAM1改变它的写状态WR为读状态RD，而第三RAM3改变它的读状态RD为写状态WR，这样，下一个信道ch1/1以重叠的方式被写入到第二和第三RAM2，RAM3。这将参照如图2-2所示的本发明方法的说明更详细地进行解释。
应当指出，相应于想要的时间偏移的帧起始写地址的提供也可以应用于其中附加地执行交织的情形，正如下面在图3上更详细地解释的。相应于被写入到交织矩阵中行/列位置0，0的符号的第一符号被写入到由帧起始写地址表示的列地址。第二个和接着的符号以特定的次序被写入，正如下面参照图3解释的。
虽然在两个RAM1，RAM2中，写入是分别从对于基本写地址确定的帧起始写地址开始的，但在第三RAM3中的读出是从基本读地址开始的。也就是，接着数据是按列方向被读出的，即，每个信道一个符号被一个接一个地读出，从基本读地址开始，而不是在进到下一个信道之前读出一个信道的所有数据。图2-1上浅灰色方块从左面移动到右面，标识这个读出操作。所有这些发生在公共帧同步脉冲的时间段内。也就是，如上所述，在31.25μs的一个子时间段内，每个资源的一个数据符号按列方向被读出，这样，所有数据帧的所有数据符号可以由输出装置OM在10ms的公共同步周期内被输出。图2-5显示当从RAM3读出和写入到RAM1及RAM2时(被称为图2-2a上的第一“对准模式”)的这个按列的读出(“读出列”)。
在10ms的一个同步时间段T0＜t＜T1，对准模式M1被保持，即，三个帧存储器RAM1，RAM2，RAM3保持它们各自的写/读状态WR，WR，RD。因此，不管是否没有预先规定时间偏移(像信道ch4)以使得数据帧只装入一个帧存储器，或数据帧是否以重叠的方式被写入到两个帧存储器，在如图1-2所示的同步时间段内有充足的时间把所有数据帧的数据符号写入到各个贮存资源。所以，数据帧，例如ch4/0，不必与同步时间段T0的开始端同步地到达输入复接器IM。唯一的要求是在各个对准模式中执行循环的写/读数据改变，正如此后参照图2-2解释的。
为了通过同步到公共同步时钟的第一到第三对准模式M1，M2，M3执行三个帧存储器的循环切换，图1-1的控制单元CU(或分别为图6的FPGA单元②，③)把各个写/读控制信号R/W1，R/W2，R/W3加到各个帧存储器RAM1，RAM2，RAM3。如图1-1所示，写/读地址提供装置WR-G，RD-G把各个地址信号WRITE-ADR，READ-ADR提供到帧存储器，具体地是帧起始写地址FRST-ADRchy(在图6上，FPGA②把这些地址加到RAM单元④)和各个顺序的读地址(在图6上，FPGA③把这些地址加到RAM单元④)。每个帧存储器具有写状态WR，在这个状态下数据可被写入到帧存储器，和读状态RD，在这个状态下可以从帧存储器读出数据。通过图1-1所示的公共连接COM，单元WR-G和RD-G进行通信，以使得在各个RAM中不发生读/写操作的冲突。
输入复接器IM从在输入端①处的数据帧中选择数据，以及响应于由控制单元CU提供的CTRL信号把它们提供到帧存储器RAM1...RAM3。控制单元CU(分别为图6上它自己的FPGA②)然后规定地址ADR(从帧起始写地址开始)，按这个地址把数据存储在帧存储器。因此，对于每个信道，输入装置IM接连地提供数据帧的数据，以及控制单元CU(即，单元WR-G，RD-G)控制三个帧存储器的写读状态，这样，数据帧总是被写入到处在写状态的两个帧存储器以及数据从具有读状态的一个帧存储器中与公共同步时钟同步地被读出。例如，如果在图1-1上帧存储器RAM3具有读状态RD，则数据帧只从RAM3中被读出以及数据只被写入到具有写状态的第一和第二帧存储器RAM1，RAM2。
随着在例如10ms的时间间隔中出现外部加上的同步时钟脉冲FSYNC(是指帧同步脉冲)(见图1-2)，由于加上各个读/写控制信号R/W1，R/W2，R/W3，存储器循环地改变它们的读/写状态，以及输出复接器OM开始从具有读状态的存储器中按所指示的基本读地址读出。由于在图1-1的说明中控制单元CU被假设为负责切换读/写状态和加上各个读/写地址，所以，同步脉冲FSYNC被加到CU，这样，它获知何时切换读/写状态。虽然在图1-1上只显示同步脉冲FSYNC被加到控制单元CU，但应当看到，每个单元WR-G，RD-G，IM，OM都接收同步脉冲FSYNC；也就是，在图6上所显示的所有的FPGA都接收同步脉冲，而控制单元CTL不需要接收这个脉冲。在每个公共同步时钟周期内，被存储在处在读状态的一个帧存储器中的所有数据帧的所有数据符号都被读出。
而且，当贮存资源由交织矩阵构成时，控制单元CU(图6是的FPGA②)实施每个数据帧的数据符号的交织。然后，到交织矩阵的写次序是不同的。这个交织处理过程是由交织装置ILM实行的，交织装置ILM在图1-1上被显示为控制单元CU的一部分，或图6上由FPGA②表示。在下面这将参考图3在第三实施例中进一步详细描述。
应当指出，图1-1只显示可以如何执行数据帧写入到三个帧存储器和从三个帧存储器读出数据帧的可能的配置。如上所述，应当看到，输入装置IM，输出装置OM和控制单元CU的其它配置也是可能的，例如结合双端口RAM。本发明的重要的方面在于，在相对于公共同步时钟的存储器的读状态和写状态以及提供的帧起始写地址方面，如何使用各个存储器。
图2-2a，图2-2b和图2-2c分别显示三个帧存储器RAM1，RAM2，RAM3对于三个同步时钟周期T0＜t＜T1，T1＜t＜T2和T2＜t＜T3的信道ch1，ch2，ch3，ch4...ch300的项目。第一、第二和第三帧存储器RAM1，RAM2，RAM3分别存储信道cH1，cH2，cH3，cH4...cH300的数据帧，以及每个帧存储器具有其中数据可被写入的写状态WR和其中数据帧可从帧存储器被读出的读状态RD，其中当前的状态WR/RD被标记在图2-2a，b，和c上。
在出现公共同步时钟之间的所有的时间段内，所谓的对准模式被表示在图2-2a，b，和c上。三种对准模式可被区分开，即
-模式“M1”1WR，2WR，3RD第一存储器处在写状态WR，第二帧存储器也处在写状态WR，以及第三存储器处在读状态RD；-模式“M2”1RD，2WR，3WR第二帧存储器处在写状态WR，第三帧存储器也处在写状态WR，以及第一存储器处在读状态RD；以及-模式“M3”1WR，2RD，3WR第三存储器处在写状态WR，第一存储器也处在写状态WR，以及第二存储器处在读状态RD；在从T0到时间T1，T1到T2以及T2到T3的各个同步时钟周期期间，对准模式M1-M3被分别保持。在时刻T3后，对准模式以相同的次序被重复。因此，图2-2显示在三种对准模式M1，M2，M3之间循环切换。随着每个公共同步时钟的出现，三个帧存储器的预定的读/写状态被控制装置CU切换，如图1-1所示(或分别由图6的FPGA单元③切换)。
如图2-2所示，总是有两个帧存储器处在写状态WR，例如在图2-2a，第一存储器RAM1和第二存储器RAM2分别构成第一和第二写状态存储器。在模式切换到模式M2后，第二存储器RAM2保持它的现在的状态WR以及构成在第二对准模式M2中的第一写状态存储器，而第三存储器RAM3将构成在这个对准模式M2中的第二写状态存储器。在第三对准模式M3中，第一写状态存储器由第三存储器RAM3构成，以及第二写状态存储器由第一存储器RAM1构成。因此，随着每个模式切换，第二写状态存储器保持它的现在的状态WR以及构成在下一个模式中的第一写状态存储器。这是重要的，因为新到达的数据帧的写入，例如图2-2b的ch1/1，总是在帧存储器中从各个帧起始写地址开始，它构成在各个对准模式中的第一写状态存储器。
此后，将参照图2-2更详细地描述本发明的时间对准方法。如图2-2a所示，在同步时间段T0＜t＜T1中和在对准模式M1，各个第一数据帧ch1/0，ch2/0，ch 3/0，ch4/0...ch300/0，被写入到第一和第二写状态存储器RAM1，RAM2，从它们各自的帧起始写地址开始，正如参照图2-1解释的。如果每个贮存资源由存储器中的一行形成，则执行按行写入数据帧。同时，在图2-2a的对准模式M1，在第三帧存储器RAM3中执行读出数据符号。图1-1的写/读地址装置WR-G/RD-G(或分别为图6的FPGA单元③)接连地提供读地址，用于按列方向读出每个数据帧的一个数据符号。在完成读出一列后，应用下一个读地址，以及再次执行按列的读操作，从被存储在第一贮存资源的读地址处的一个数据符号开始，如用箭头rd表示的。因此，在把所有数据帧的数据写入到两个写状态存储器RAM1，RAM2期间，所有信道的所有数据符号从第三存储器RAM3中被读出。
如图2-2b所示，在模式切换到模式M2后，第二帧存储器RAM2保持它的写状态WR，以及构成第一写状态存储器，各个接连的数据帧ch1/1，ch2/1，ch3/1，ch4/1...ch300/1被写入到其中，再次从预定的帧起始写地址开始(在图2-2中未指示)。正如在图2-2b左面表示的，在对准模式M2，所有信道的第二帧chy/帧1被写入到一个或两个写状态存储器RAM2，RAM3。
在图2-2c，在对准模式M3，所有信道chy的第三帧chy/帧2按各自的帧起始写地址被写入到两个写状态存储器RAM3，RAM1，从第一写状态存储器RAM3开始。对于读状态存储器RAM2，正如在图2-2c可以最好地看到的，如果读出是对于顺序给出的读地址按列执行，则从每个数据帧分别读出一个数据符号。在对准模式M3读出期间，即，从读状态存储器RAM2中首先读出一列，例如，从数据帧ch4/0读出第一数据符号1，可以从数据帧ch2/0读出第17数据符号，可以从数据帧ch3/0读出第319数据符号，以及可以从数据帧ch300/0读出第78数据符号等等。被读出的数据符号的号码显然是通过相对于基本写地址的地址移位(即，由于帧起始写地址)被确定的。因此，调制器BBTX被提供给包含每个信道分别一个数据符号的序列的输出数据比特或数据符号流ODBS，然而，数据符号被移位。因此，从一个完整的同步时钟周期看，包含每个信道接连读出的数据分组的数据帧(见图1-3)被提供到调制器BBTX。
如上所述，在每个对准模式MX(X＝1，2，3)，总是有第一和第二写状态存储器，而第二写状态存储器在模式切换后保持它的写状态，因此构成在下一个对准模式中的第一写状态存储器。新到达的数据帧总是在第一写状态存储器中从帧起始写地址开始被写入。图2-5显示被同步到公共同步时钟脉冲FSYNC的、对准模式M1到对准模式M2的切换。
上述的实施例涉及到N个信道具有相同的基本传输速率TRB(例如，32ksps)和仅仅一个帧的最大时间偏移的情形。而且，每个信道在例如10ms的每个同步周期内包含一个分组。在这样的情形下，图2-2的三个RAM1，2，3是足够的。然而，本发明的基本概念可以扩展到包括(a)更高的传输速率和/或(b)大于一帧的时间偏移和/或(c)每整数倍的同步周期只包含单个分组的信道的情形。这样的扩展可以如图2-4a，图2-4b，和图2-4c所示地执行。
如图2-4a所示，对于(a)在一个或多个信道中使用2*TRB(＝64ksps)的更高传输速率的情形，两个资源RES2，RES3必须被组合，以便存储单个数据分组的所有的符号。
如图2-4b所示，对于(b)使用扩展的时间偏移范围，例如，TX＝1.5帧的情形，使用3个写RAM部分和一个读RAM，因为对于仅仅三个RAM，最大时间偏移只能是一个数据帧，因此，通过使用三个以上的RAM，可以达到两个、三个等等的数据帧的更高的时间偏移。仍旧只使用一个RAM用于读操作，而所有其它的RAM用于写入。
如图2-4c所示，对于(c)其中一个信道例如仅仅每40ms发送一个分组到BTS的情形，在一个写入过程期间，数据符号必须分布在更多的帧。例如，当对于某些信道卷积编码后需要把一个进入的数据帧扩展到4个帧时，使用总共6个RAM。情形(a)，(b)，(c)的组合也是可能的。
应当指出，按照本发明的、使用三个RAM的时间对准与CDMA系统有密切的关系，因为这里假设单独的用户信道具有各自的时间偏移，以使得信道之间的干扰最小化。然而，本发明与编码器单元是通过数字信号处理器DSP还是通过图6的FPGA解决方案来实现的无关。
第二实施例(2个RD存储器/1个WR存储器)应当指出，以上参照图2-1，图2-2，和图1-2，图1-3说明的本发明的原理也可以通过使用其中两个帧存储器总是保持读状态RD和仅仅一个存储器保持写状态WR的三个帧存储器的结构来实现。再次地，每个RAM的功能按两个RAM用于读和仅仅一个RAM用于写的特征循环地改变。也就是，在一个公共同步时钟周期期间，所有数据帧将被存储到该写状态存储器。当然，因为只有一个存储器保持写状态，所以不能把一个数据帧重叠地写入到两个存储器。
时间偏移调整然后是通过分别对于另外两个帧存储器中的资源提供各自的帧起始读地址(图2-3上的FRST-ADRchy现在表示各自的帧起始读地址)而达到的。在图2-3上，用于读出的起始地址(它对于每个信道是不同的)是画阴影线区域开始端的地址。画阴影线区域本身表示各自的写过程。如以前那样，读存储器原则上沿着列方向被读出，并且例如每31.25μs，读出被改变到下一列。也就是，例如第一信道ch1的帧起始读地址可以在资源中央开始读出数据帧的数据符号，信道ch1的帧起始读地址可以仅仅在读存储器的后三分之一开始读出。因此，时间偏移调整不能通过在把数据帧写入到存储器时提供各个帧起始写地址而达到，但提供各个帧起始读地址到各个资源(即，在各个行中)。读出仍旧被执行，这样，各个数据帧的数据符号按列方向一个接一个顺序地被读出，然而，因为在每个资源中帧起始读地址是不同的，将需要之字型地读出资源。在从最高信道的资源(行)读出一个符号后，在各个帧起始读地址加1处的下一个数据符号继续进行读出。图2-3显示类似于图2-2的、在两个读存储器和一个写存储器的情形下的这种类型的读出和写入。
如果一个数据帧的数据未装入一个数据帧，或如果想要更大的时间偏移，正如以上在第一实施例中对于图2-4c，2-4b的情形所讨论的，则在第二实施例中也可以使用三个以上的帧存储器，类似于第一实施例。如果数据分组扩展到一个以上的帧，则使用4个写存储器和2个读存储器。如果时间偏移大于一个帧，则使用1个写存储器和3个读存储器。
第三实施例(时间对准/交织)在上述的第一和第二实施例中，假设每个数据帧包含多个数据比特或数据符号，以及数据符号被写入到由帧存储器的各个行组成的贮存资源，如图2-1，2-2，2-3，2-4所示。在这种情形下，可以说按照帧起始写地址和读地址或按照写地址和帧起始读地址进行按行写入和按列读出。此后，将参照图3描述第三实施例，它说明按照本发明的、组合的交织/时间对准。
图3a显示一个信道的例如320数据符号的数据流，即，输入到如图1-2上的输入复接器的数据分组之一。如果不使用交织，则这个数据流被写入到一个或多个具有写状态的帧存储器的单个行(资源)RES1，从相应于想要的时间偏移Δt(1)的帧起始写地址开始(如果使用如第一实施例中的两个写状态和一个读状态存储器的概念)，如图3b所示。在这种情形下，读装置(输出复接器OM)也按行方向一个接一个地读出数据符号，以及在例如来自资源RES1的两个接连的数据符号之间，来自所有剩余资源的各个单个数据符号按给定的读地址被读出。也就是，对于一个数据分组的每320个数据符号，提供一个资源，它可以由一个或两个帧存储器的各部分组成，取决于想要的时间偏移，正如上所述。
图3c显示通过使用交织深度为16的交织矩阵按列方向交织数据流(导致20行)的惯用的概念。数据符号di按行方向被写入到矩阵，以及按列方向被读出。也就是，如果输入流包含顺序的符号d1，d2，...，d16，d17，d18，...，d32，...，d305，d306，...，d320，则交织的比特流包含顺序的数据符号d1，d17，...，d305，d2，d17，...，d306，...，d16，d32，...，d320。如果数据符号从读状态存储器中按行方向一个接一个地被读出，这个交织的序列也必须达到。然而，如图3d所示，如果数据符号按符号到达的原先的次序被写入到资源(一个或多个写状态存储器的一行)，则按行方向顺序地读出将不能达到想要的交织的数据流。
图3e显示可以如何生成交织数据流的一个可能性。在图3e的情形下，写入到资源的次序被改变，以使得现在每接连的20个数据符号相应于被包含在图3c所示的交织矩阵的各个列中的数据符号。如图3f所示，由于改变写次序，一个资源现在顺序地包含交织矩阵的转置的列C1T，C2T，C3T，...，C16T的数据符号。因此，在从左到右读出资源期间，交织的数据符号流被读出。
当然，在来自一个资源的两个接连的读出之间，从所有其它资源读出一个各自的数据符号。如上所述，读出总是按列方向执行的，以及在从最高编号的资源读出一个数据符号后，对于在第一列中的下一个数据符号继续读取等。这意味着，不管按列读出数据符号，一个资源总是按行方向顺序地被读出。这对于读出已通过使用交织的写次序被写入到该资源的数据符号也是正确的。
当然，将会看到，也有可能保持写次序像以前一样，即，像图3d那样把数据符号顺序写入到各个资源，以及改变读次序。也就是，无论何时从一个资源读出另一个符号时，提供一个新的“交织的”读地址。
第四实施例(按符号贮存)正如上面在第一到第三实施例中说明的，数据符号可包括多个被分开地存储在每个存储单元中的N个数据比特，即，在由数据帧的一行组成的贮存资源的每个存储单元中(如在图2-1，2-2，和2-3)，或在由如图4-1所示的交织矩阵IL组成的贮存资源的每个存储单元中，存储一个比特。然而，例如在发射机TX中的图6的卷积信道编码器CC输出几个比特作为要被发送到接收机(用于每个未编码的输入比特)的一个数据符号。而且，由于在数据输入到输入复接器IM之前也执行I/Q数字选择，所以每个数据符号可以包含几个比特。
因此，事实上输入流IDBS的比特的贮存将按符号执行，而不是按比特执行，特别是如果要实行数据符号的交织的话。图4-2显示其中各个数据比特d0，dNw；d1，dNw+1；...；dNw-1，d2Nw-1分别被一起存储在一个存储单元i100，i101，i10Nw-1，...，i10Nw-1的例子。从图4-2容易看到，如果包括两个数据比特的一个数据符号的数据比特不是分开地存储在两个存储器单元而实际上共同地存储在一个贮存单元，则交织矩阵IL的尺度只是一半。
关于对于达到时间偏移的读和写的所有说明同样可很好地应用于图4-2的按符号的贮存，这样，对于进一步的细节可以参考第一到第四实施例。也就是，在帧存储器的每个资源中，属于同一个数据符号的几个比特被一起存储在一个存储器单元。
在任何这样的情形下，存储器需求大大地降低，因为贮存资源的尺寸可被减小。本领域技术人员将会看到，任何市场上可提供的单端口或双端口RAM可被配置成使得一个可寻址的存储器单元具有两个或多个比特的贮存深度，这样，数据符号可被存储在这样的存储器单元。
工业实用性上述的时间对准设备和时间对准方法使用三个或多个帧存储器作为主要部件，和使用这些存储器的读和写状态的循环切换连同预定的帧起始写或读地址。因此，来自多个信道的任何种类的数据帧可以被提供以相对于公共同步时钟的时间偏移。
如果电信系统执行卷积信道编码和交织，则可以有利地应用按照本发明的时间对准设备和时间对准方法。使用这样的信道编码和译码以及交织和去交织的电信系统可以是例如CDMA电信系统的基站收发信台BTS，正如图5，6上总的表示的。而且，应当指出，在所有以上的例子和实施例中，行和列方向可以互相交换，而不失一般性。
而且，应当看到，本发明并不限于上述的、当前被看作为本发明的最佳模式的实施例和例子。然而，本领域技术人员根据以上的教导，可以得出本发明的其它改变和修正。然而，所有的这些改变和修正属于附属权利要求的范围内。而且，本发明可包括实施例它包含在以上的技术说明中分开地描述的和/或在权利要求中分开地要求的特性。
而且，在权利要求中的参考数字只用于分类的目的，并不限制本
权利要求
1.一种电信系统(TELE)的发射机(TX)的时间对准设备，用于分别从一定数目(300)的信道(ch1，ch2，ch3，ch4...ch300)接收接连的数据帧(ch1/0，ch1/1，ch1/2；ch2/0，ch2/1，ch2/2；ch3/0，ch3/1，ch3/2；ch4/0，ch4/1，ch4/2；...ch300/0，ch300/1，ch300/2)，每个包含预定数目的数据符号(d0，d1，...，dNw-1，dNw...d2Nw-1，...，dNsymbols)，以及用于接连地输出相对于公共同步时钟(FSYNC)带有预定的时间偏移(Δt(n))的数据符号，包括，(a)至少第一、第二和第三读/写帧存储器(RAM1，RAM2，RAM3)，每个具有多个贮存资源(RES1，RES2，RES3，RES4...RES300)，每个贮存资源用于存储相应信道的一个数据帧的数据符号，所述帧存储器每个具有写状态(WR)，在该状态下数据由输入装置(IM)写入到所述帧存储器，以及具有读状态(RD)，在该状态下数据由输出装置(OM)从所述帧存储器被读出；(b)控制单元(CU)，用于循环地在与所述公共同步时钟(FSYNC)同步的第一到第三对准模式(M1，M2，M3)之间切换所述三个帧存储器，这样，(b1)在所述第一对准模式(M1)，所述第一和第二帧存储器(RAM1，RAM2)处在写状态(WR)以及所述第三帧存储器(RAM3)处在读状态(RD)；(b2)在所述第二对准模式(M2)，所述第二和第三帧存储器(RAM2，RAM3)处在写状态(WR)以及所述第一帧存储器(RAM1)处在读状态(RD)；以及(b3)在所述第三对准模式(M3)，所述第三和第一帧存储器(例如RAM3，RAM1)处在写状态(WR)以及所述第二帧存储器(RAM2)处在读状态(RD)；(c)写/读地址提供装置(TM)，用于提供相应于所述时间偏移的各自的帧起始写地址(FRST-ADRchy)，单独地用于具有写状态的帧存储器的每个贮存资源，以及接连的读地址，共同地用于具有读状态的帧存储器的所有的贮存资源；(d)其中在每个模式切换后输入装置(IM)开始把每个信道的新到达的数据帧(例如ch1/1，ch2/1，ch3/1，ch300/1)的数据符号按各个帧起始写地址写入到在先前模式中处在读状态的第一写状态帧存储器的各个贮存资源中，以及如果在把数据符号写入到所述第一帧存储器期间各自贮存资源的最高可能的写地址被达到，则继续把数据符号按写基地址写入到具有写状态的另一个第二帧存储器的相应贮存资源中；以及(e)其中所述输出装置(OM)按所述接连的读地址从具有读状态(RD)的所述帧存储器的各个贮存资源接连地读出一个数据符号。
2.按照权利要求1的时间对准设备，其特征在于，当数据符号没有被交织时，每个贮存资源(RES)由所述帧存储器(RAM1，RAM2，RAM3)的各个行构成，其中所述输出装置(OM)按所述读地址沿着列方向接连地读出所述数据符号。
3.按照权利要求1的时间对准设备，其特征在于，所述写/读地址提供装置(TM)提供接连的写地址，以使得所述输入装置能够把一个信道的各个数据帧的数据符号(d1-d320)按交织写次序写入到具有写状态的一个或多个帧存储器的贮存资源，这样，数据符号按行方向被存储作为相应于在所述交织矩阵的接连列中的数据符号的、顺序的数据符号组。
4.按照权利要求3的时间对准设备，其特征在于，所述数据符号分别包括由编码器(ENC)的卷积编码器(CC)输出的多个数据比特(I，Q)，其中所述多个数据比特分别被一起存储在由所述写地址确定的、所述帧存储器的各个矩阵的一个存储器单元。
5.一种包括按照权利要求1-4的一个或多个时间对准设备的电信系统的发射机(TX)。
6.按照权利要求5的发射机(TX)，其特征在于，所述发射机是CDMA发射机。
7.一种包括按照权利要求5或权利要求6的一个或多个发射机的电信系统(TELE)。
8.按照权利要求7的电信系统，其特征在于，所述电信系统通过使用CDMA技术执行通信。
9.一种用于时间对准接连的数据帧(ch1/0，ch1/1，ch1/2；ch2/0，ch2/1，ch2/2；ch3/0，ch3/1，ch3/2；ch4/0，ch4/1，ch4/2；...ch300/0，ch300/1，ch300/2)的方法，每个数据帧包含在一定数目(300)的信道(ch1，ch2，ch3，ch4...ch300)上预定数目的数据符号(d0，d1，...，dNw-1，dNw...d2Nw-1，...，dNsymbols)，以及该方法还用于接连地输出相对于公共同步时钟(FSYNC)带有预定的时间偏移(Δt(n))的数据符号，该方法包括以下步骤(a)把数据帧写入到至少第一、第二和第三读/写帧存储器(RAM1，RAM2，RAM3)，每个帧存储器具有多个贮存资源(RES1，RES2，RES3，RES4...RES300)，每个贮存资源用于存储相应信道的一个数据帧的数据符号，所述帧存储器每个具有写状态(WR)，在该状态下数据由输入装置(IM)写入到所述帧存储器，以及具有读状态(RD)，在该状态下数据由输出装置(OM)从所述帧存储器被读出；(b)循环地在与所述公共同步时钟(FSYNC)同步的第一到第三对准模式(M1，M2，M3)之间切换所述三个帧存储器，其中，(b1)在所述第一对准模式(M1)，所述第一和第二帧存储器(RAM1，RAM2)处在写状态(WR)以及所述第三帧存储器(RAM3)处在读状态(RD)；(b2)在所述第二对准模式(M2)，所述第二和第三帧存储器(RAM2，RAM3)处在写状态(WR)以及所述第一帧存储器(RAM1)处在读状态(RD)；以及(b3)在所述第三对准模式(M3)，所述第三和第一帧存储器(例如RAM3，RAM1)处在写状态(WR)以及所述第二帧存储器(RAM2)处在读状态(RD)；(c)提供相应于所述时间偏移的各自的帧起始写地址(WRBA1...WRBA300)，选择地用于具有写状态的帧存储器的每个贮存资源，以及接连的读地址，共同地用于具有读状态的帧存储器的所有的贮存资源；(d)在每个模式切换后，把每个信道的新到达的数据帧(例如ch1/1，ch2/1，ch3/1；...ch300/1)的数据符号按各个帧起始写地址写入到在先前模式中处在读状态的第一写状态帧存储器的各个贮存资源中，以及如果在把数据符号写入到所述第一帧存储器期间各自贮存资源的最高可能的写地址被达到，则继续把数据符号按写基地址写入到具有写状态的另一个第二帧存储器的相应的贮存资源中；以及(e)按所述接连的读地址从具有读状态(RD)的所述帧存储器的各个贮存资源接连地读出一个数据符号。
10.按照权利要求9的方法，其特征在于，当数据符号没有被交织时，所述数据帧被写入各个帧存储器(RAM1，RAM2，RAM3)的各个行，其中所述数据符号按所述读地址沿着列方向被接连地读出。
11.按照权利要求9的方法，其特征在于，一个信道的各个数据帧的所述数据符号(d1-d320)按交织写次序被写入到具有写状态的一个或多个帧存储器的贮存资源，这样，数据符号按行方向被存储作为相应于在所述交织矩阵的接连列中的数据符号的、顺序的数据符号组。
12.按照权利要求9的方法，其特征在于，所述数据符号分别包括由编码器(ENC)的卷积编码器(CC)输出的多个数据比特(I，Q)，其中所述多个数据比特分别被一起存储在由所述写地址确定的、所述帧存储器的各个矩阵的一个存储器单元。
13.按照权利要求1的时间对准设备，其特征在于，三个以上的帧存储器被使用，以及以一个帧存储器具有读状态和其它的帧存储器具有写状态而实行循环切换。
14.按照权利要求9的方法，其特征在于，三个以上的帧存储器被使用，以及以一个帧存储器具有读状态和其它的帧存储器具有写状态而实行循环切换。
15.一种用于接收接连的发射机(TX)的时间对准设备的电信系统(TELE)，分别来自一定数目(300)的信道(ch1，ch2，ch3，ch4...ch300)的一个数据帧(ch1/0，ch1/1，ch1/2；ch2/0，ch2/1，ch2/2；ch3/0，ch3/1，ch3/2；ch4/0，ch4/1，ch4/2；...ch300/0，ch300/1，ch300/2)，每个包含预定数目的数据符号(d0，d1，...，dNw-1，dNw...d2Nw-1，...，dNsymbols)，以及用于接连地输出相对于公共同步时钟(FSYNC)带有预定的时间偏移(Δt(n))的数据符号，包括，(a)至少第一、第二和第三读/写帧存储器(RAM1，RAM2，RAM3)，每个具有多个贮存资源(RES1，RES2，RES3，RES4...RES300)，每个贮存资源用于存储相应信道的一个数据帧的数据符号，所述帧存储器每个具有写状态(WR)，在该状态下数据由输入装置(IM)写入到所述帧存储器，以及具有读状态(RD)，在该状态下数据由输出装置(OM)从所述帧存储器被读出；(b)控制单元(CU)，用于循环地在与所述公共同步时钟(FSYNC)同步的第一到第三对准模式(M1，M2，M3)之间切换所述三个帧存储器，这样，(b1)在所述第一对准模式(M1)，所述第一和第二帧存储器(RAM1，RAM2)处在读状态(RD)以及所述第三帧存储器(RAM3)处在写状态(WR)；(b2)在所述第二对准模式(M2)，所述第二和第三帧存储器(RAM2，RAM3)处在读状态(RD)以及所述第一帧存储器(RAM1)处在写状态(WR)；以及(b3)在所述第三对准模式(M3)，所述第三和第一帧存储器(例如RAM3，RAM1)处在读状态(RD)以及所述第二帧存储器(RAM2)处在写状态(WR)；(c)写/读地址提供装置(TM)，用于提供相应于所述时间偏移的各自的帧起始读地址(FRST-ADRchy)，单独地用于具有读状态的帧存储器的每个贮存资源，以及接连的写地址，共同地用于具有写状态的帧存储器的所有的贮存资源；(d)其中在每个模式切换后输入装置(IM)把每个信道的新到达的数据帧(例如ch1/1，ch2/1，ch3/1；...ch300/1)的数据符号按所述接连的写地址接连地写入到具有写状态(WR)的帧存储器的各个贮存资源中；以及(e)其中所述输出装置(OM)按各个帧起始读地址从在先前模式中处在写状态的第一帧存储器的各个贮存资源中读出一个数据符号，以及继续按读基地址从具有读状态的另一个第二帧存储器的相应贮存资源中读出数据符号，如果在读出所述第一帧存储器中的数据符号期间，各个贮存资源的最高可能的读地址被达到的话。
16.一种用于时间对准分别来自一定数目(300)的信道(ch1，ch2，ch3，ch4...ch300)的接连的数据帧(ch1/0，ch1/1，ch1/2；ch2/0，ch2/1，ch2/2；ch3/0，ch3/1，ch3/2；ch4/0，ch4/1，ch4/2；...ch300/0，ch300/1，ch300/2)的方法，每个数据帧包含预定数目的数据符号(d0，d1，...，dNw-1，dNw...d2Nw-1，...，dNsymbols)，以及该方法用于接连地输出相对于公共同步时钟(FSYNC)带有预定的时间偏移(Δt(n))的数据符号，该方法包括以下步骤(a)把数据帧写入到至少第一、第二和第三读/写帧存储器(RAM1，RAM2，RAM3)，每个帧存储器具有多个贮存资源(RES1，RES2，RES3，RES4...RES300)，每个贮存资源用于存储相应信道的一个数据帧的数据符号，所述帧存储器每个具有写状态(WR)，在该状态下数据由输入装置(IM)写入到所述帧存储器，以及具有读状态(RD)，在该状态下数据由输出装置(OM)从所述帧存储器被读出；(b)循环地在与所述公共同步时钟(FSYNC)同步的第一到第三对准模式(M1，M2，M3)之间切换所述三个帧存储器，这样，(b1)在所述第一对准模式(M1)，所述第一和第二帧存储器(RAM1，RAM2)处在读状态(RD)以及所述第三帧存储器(RAM3)处在写状态(WR)；(b2)在所述第二对准模式(M2)，所述第二和第三帧存储器(RAM2，RAM3)处在读状态(RD)以及所述第一帧存储器(RAM1)处在写状态(WR)；以及(b3)在所述第三对准模式(M3)，所述第三和第一帧存储器(例如RAM3，RAM1)处在读状态(RD)以及所述第二帧存储器(RAM2)处在写状态(WR)；(c)提供相应于所述时间偏移的各自的帧起始读地址(FRST-ADRchy)，选择地用于具有读状态的帧存储器的每个贮存资源，以及接连的写地址，共同地用于具有写状态的帧存储器的所有的贮存资源；(d)在每个模式切换后把每个信道的新到达的数据帧(例如ch1/1，ch2/1，ch3/1，ch300/1)的数据符号按所述接连的写地址接连地写入到具有写状态(WR)的帧存储器的各个贮存资源中；以及(e)按各个帧起始读地址从在先前模式中处在写状态的第一帧存储器的各个贮存资源中读出一个数据符号，以及如果在读出所述第一帧存储器中的数据符号期间各自贮存资源的最高可能的读地址被达到，则继续按读基地址从具有读状态的另一个第二帧存储器的相应的贮存资源中读出数据符号。
全文摘要
本发明涉及电信系统TELE的发射机(TX)的时间对准设备和时间对准方法。接连的数据帧(ch1/0，ch2/0，ch3/0，ch4/0，ch8/0，ch300/0)从各个帧起始写地址(FRST－ADR
文档编号H04B7/26GK1399825SQ00816313
公开日2003年2月26日 申请日期2000年9月22日 优先权日1999年9月28日
发明者R·森宁, G·胡尔曼－波洛 申请人:艾利森电话股份有限公司