专利名称：收缩卷积编码的单步高速方法和装置的制作方法
技术领域：
本发明涉及一种收缩卷积编码(punctured convolutional encoding)的单步高速方法和装置，是信道编码中的一项关键技术，广泛应用于各种高速数字通信设备，如数字电视、机顶盒等。
(2)背景技术收缩卷积编码的一个突出特点是一个编码器可以变换产生出各种不同码率的码，以适应不同的信道传输条件。
收缩卷积编码从原理上分为两个步骤(1)一个1/2的卷积编码，把1比特的信息变换成2比特的卷积码，也就是加入了1倍的冗余度，以增强防错纠错能力；(2)对“膨胀”后的卷积码进行不同比例的收缩，以产生出各种不同码率的码。
目前已公开的收缩卷积编码的现有技术都是以上述两个步骤来进行编码的，如图1所示。原始数据输入，需经过生成多项式为G1(X)的卷积编码器101及生成多项式为G2(X)的卷积编码器102，再经过具有不同码率和收缩矩阵的收缩编码器103，输出收缩卷积码。
这些现有技术的相关专利有三星电子株式会社的系统收缩卷积编码方法(中国专利公开号1216418，申请号98103313.X)，由于现有技术中收缩卷积编码需要分成上述两个步骤来进行编码，从原始数据输入到收缩卷积码输出需要很多个时钟周期，这种方法不适用于数据的高速处理。
(3)发明内容本发明的目的是提出一种适用于高速数字通信系统的收缩卷积编码方式和装置。
本发明的目的是这样实现的一种收缩卷积编码的单步高速方法，包括下列过程(一)原始数据输入到多位地址产生器，产生多位地址；(二)不同的收缩矩阵有不同的编码表，编码表有m个根据收缩卷积编码生成多项式G1(X)和G2(X)及收缩矩阵1制定的编码表1；根据收缩卷积编码生成多项式G1(X)和G2(X)及收缩矩阵2制定的编码表2......及根据收缩卷积编码生成多项式G1(X)和G2(X)及收缩矩阵m制定的编码表m，其中每个编码表对应了一种收缩卷积编码的码率，所述的多位地址产生器中产生的每一个地址在m个编码表之一，由码率决定的表中找到相应的收缩卷积编码；(三)由编码表选择器根据所需要的码率选择一个相应的编码表，并把找到的收缩卷积编码作为输出发送出去。
一种收缩卷积编码的单步高速装置，包括一多位地址产生器，原始数据输入到该多位地址产生器，产生多位地址；m个编码表根据收缩卷积编码生成多项式G1(X)和G2(X)及收缩矩阵1制定的编码表1，根据收缩卷积编码生成多项式G1(X)和G2(X)及收缩矩阵2制定的编码表2......及根据收缩卷积编码生成多项式G1(X)和G2(X)及收缩矩阵m制定的编码表m，其中每个编码表对应了一种收缩卷积编码的码率，所述的多位地址产生器中产生的每一个地址在m个编码表中找到相应的收缩卷积编码；一编码表选择器，由该编码表选择器根据所需要的码率选择一个相应的编码表，并把找到的收缩卷积编码作为输出发送出去。
本发明的效果本发明提出一种适用于高速数字通信系统的收缩卷积编码方式和装置，此方式将收缩卷积编码过程中的卷积编码和具有不同码率的收缩编码整合成一个单一的步骤，并通过一次查表的方式来完成这一步骤；此方法的另一个特性是每一次查表可以决定多位(比特)输出。这些特性大大加快了编码速度。
为进一步说明本发明的上述目的、结构特点和效果，以下将结合附图对本发明进行详细的描述。
(4)
图1为现有技术中收缩卷积编码的装置图；图2为本发明的收缩卷积编码的装置图；图3为本发明的多位地址产生器实施例图；图4为本发明的编码表的实施例图。
(5)具体实施方式
本发明提出一种适用于高速数字通信系统的收缩卷积编码方式和装置，此方式将收缩卷积编码过程中的卷积编码和具有不同码率的收缩编码整合成一个单一的步骤，并通过一次查表的方式来完成这一步骤，每一次查表可以决定多位(比特)输出。
查表所用的表格称为编码表，是根据卷积编码的生成多项式和收缩编码的收缩矩阵来制定的。编码表可以储存于内容固定的只读存储器(ROM)或内容可随时装载的随机存储器(RAM)中，也可用逻辑门电路来实现。
本发明的收缩卷积编码由3个部分组成一多位地址产生器；m个编码表；一编码表选择器。
下面对本发明的实施例结合附图详述如下参见图2，图2为本发明的收缩卷积编码装置的方块图，如下图所示根据不同的收缩矩阵有不同的编码表，所述的编码表有m个根据生成多项式G1(X)和G2(X)及收缩矩阵1制定的编码表1(图2中201)；根据生成多项式G1(X)和G2(X)及收缩矩阵2制定的编码表2(图2中202)......及根据生成多项式G1(X)和G2(X)及收缩矩阵m制定的编码表m(图2中20m)。每个编码表对应了一种码率。多位(一般少于14位，根据码率选择而定)的输入原始数据通过多位地址产生器211组成一个地址，在编码表201、202......或20m中找到相应的收缩卷积码，编码表选择器212则根据所需要的码率选择一个相应的编码表，并把找到的收缩卷积编码作为输出发送出去。
卷积编码生成多项式的例子
卷积编码的生成多项式G1(X)为G1(X)＝b0+b1X+b2X2+b3X3+......+bk-1Xk-1，其中b0，b1，b2，b3，......，bk-1都是1位的二进制数(0或1)，这个生成多项式产生的是一种约束长度为k的卷积码，G1(X)用一个二进制数表示为b0b1b2b3......bk-1BIN，或用一个相当的八进制数来表示，输入原始数据为a1，a2......an......时，G1(X)产生的卷积码的计算公式是xn＝b0an+b1an-1+b2an-2+b3an-3+......+bk-1an-k+1公式(1)其中n＝1，2，3，......
举例来说G1(X)＝b0+b1X+b2X2+b3X3+......+bk-1Xk-1＝1+X+X2+X3+X6。
这个生成多项式产生的是一种约束长度k＝7的卷积码，G1(X)可用一个八进制数表示为171OCT，也可用一个二进制数表示为1111001BIN。如果输入原始数据为a1，a2......an......，则G1(X)产生的卷积码的计算公式就成为xn＝an+an-1+an-2+an-3+an-6n＝1，2，3，......
其中xn，an，an-1，an-2，an-3，an-6都是1位的二进制数(0或1)，+是“异或”逻辑运算，也就是0+0＝01+1＝00+1＝11+0＝1由此可见，如果an，an-1，an-2，an-3，an-6中有偶数个1，则xn＝0，如果an，an-1，an-2，an-3，an-6中有奇数个1，则xn＝1。
卷积编码的生成多项式G2(X)为G2(X)＝c0+c1X+c2X2+c3X3+......+ck-1Xk-1，其中c0，c1，c2，c3，......，ck-1都是1位的二进制数(0或1)，这个生成多项式产生的是另一种约束长度为k的卷积码，G2(X)可用一个二进制数表示为c0c1c2c3......ck-1BIN，也可用一个相当的八进制数来表示，输入原始数据为a1，a2......an......时，G2(X)产生的卷积码的计算公式是
yn＝c0an+c1an-1+c2an-2+c3an-3+......+ck-1an-k+1公式(2)其中n＝1，2，3，......
举例来说G2(X)＝c0+c1X+c2X2+c3X3+......+ck-1Xk-1＝1+X2+X3+X5+X6。
这个生成多项式产生的是另一种约束长度k＝7的卷积码。G2(X)可用一个八进制数表示为133OCT，也可用一个二进制数表示为1011011BIN。如果输入原始数据为a1，a2......an......，则G2(X)产生的卷积码的计算公式就成为yn＝an+an-2+an-3+an-5+an-6n＝1，2，3，......
其中yn，an，an-2，an-3，an-5，an-6都是1位的二进制数(0或1)，+是“异或”逻辑运算。同样，如果an，an-2，an-3，an-5，an-6中有偶数个1，则yn＝0，如果an，an-2，an-3，an-5，an-6中有奇数个1，则yn＝1。
收缩编码的码率和收缩矩阵的例子收缩卷积编码有下列m个不同的码率和收缩矩阵(h＝1，2，......m)码率＝ph/qh(ph＜qh并且phx2≥qh)，其中ph(也就是p1，p2，......pm)和qh(也就是q1，q2，......qm)都是整数， 其中s11，s12，......，s1ph，s21，s22，......，s2ph是ph x 2个1位的二进制数(0或1)，并且这ph x 2个数中有qh个1，ph x 2-qh个0。收缩码的产生方式是从每ph对卷积码(组成一个相应的矩阵)xph·n+1xph·n+2......xph·n+phyph·n+1yph·n+2......yph·n+ph]]>中产生出qh个收缩码收缩矩阵中相应位置上的数为1，该一位卷积码被保留，收缩矩阵中相应位置上的数为0，该一位卷积码被删除，因为收缩矩阵中有qh个1，故产生出qh个收缩码；特例是当m＝5时，收缩编码有下列5个不同的码率和收缩矩阵(1)码率＝7/8， 也就是，从每7对卷积码x7n+1x7n+2x7n+3x7n+4x7n+5x7n+6x7n+7y7n+1y7n+2y7n+3y7n+4y7n+5y7n+6y7n+7]]>中产生出下列8个收缩码x7n+1，x7n+5，x7n+7，y7n+1，y7n+2，y7n+3，y7n+4，y7n+6。可以看出，如果收缩矩阵中相应位置上的数为1，则那一位卷积码被保留。如果收缩矩阵中相应位置上的数为0，则那一位卷积码被删除。(2)码率＝5/6， 也就是，从每5对卷积码x5n+1x5n+2x5n+3x5n+4x5n+5y5n+1y5n+2y5n+3y5n+4y5n+5]]>中产生出下列6个收缩码x5n+1，x5n+3，x5n+5，y5n+1，y5n+2，y5n+4。(3)码率＝3/4， 也就是，从每3对卷积码x3n+1x3n+2x3n+3y3n+1y3n+2y3n+3]]>中产生出下列4个收缩码x3n+1，x3n+3，y3n+1，y2n+2。(4)码率＝2/3， 也就是，从每2对卷积码x2n+1x2n+2y2n+1y2n+2]]>中产生出下列3个收缩码x2n+1，y2n+1，y2n+2。(5)码率＝1/2， 也就是，从每1对卷积码xnyn]]>中产生出下列2个收缩码xn，yn。这种情况实际上也就是没有任何收缩。多位地址产生器的实施例
在本实施例中，卷积编码的生成多项式和收缩编码的各收缩矩阵如上所述，本发明的多位地址产生器如图3所示(1)码率＝7/8时，地址由一个13位二进制数组成，每7位新的输入原始数据产生出一个新的地址第1个地址 0 000 00 a1a2a3a4a5a6a7第2个地址 a2a3a4a5a6a7a8a9a10a11a12a13a14●●●●第n+1个地址a7n-5a7n-4a7n-3a7n-2a7n-1a7na7n+1a7n+2a7n+3a7n+4a7n+5a7n+6a7n+7●●●●(2)码率＝5/6时，地址由一个11位二进制数组成，每5位新的输入原始数据产生出一个新的地址第1个地址 000 000 a1a2a3a4a5第2个地址 0a1a2a3a4a5a6a7a8a9a10●●●●第n+1个地址a5n-5a5n-4a5n-3a5n-2a5n-1a5na5n+1a5n+2a5n+3a5n+4a5n+5●●●●(3)码率＝3/4时，地址由一个9位二进制数组成，每3位新的输入原始数据产生出一个新的地址第1个地址 00 00a1a2a3a2a3第1个地址 00 00 00 a1a2a3第2个地址 00 0a1a2a3a4a5a6●●●●第n+1个地址a3n-5a3n-4a3n-3a3n-2a3n-1a3na3n+1a3n+2a3n+3●●●●(4)码率＝2/3时，地址由一个8位二进制数组成，每2位新的输入原始数据产生出一个新的地址第1个地址0 0 0 0 0 0 a1a2第2个地址0 0 0 0 a1a2a3a4
第n+1个地址a2n-5a2n-4a2n-3a2n-2a2n-1a2na2n+1a2n+2●●●●(5)码率＝1/2时，地址由一个7位二进制数组成，每1位新的输入原始数据产生出一个新的地址第1个地址0 0 0 0 00 a1第2个地址0 0 0 0 0a1a2●●●●第n个地址an-6an-5an-4an-3an-2an-1an●●●●一般来说，码率＝p/q时，地址由一个p+k-1位二进制数组成(k是卷积码的约束长度)，每p位新的输入原始数据产生出一个新的地址。
在以上各种码率的情形，都可以在保持码率不变的条件下，倍增码率的分子P＝L·p和分母Q＝L·q，从而增加地址的位数，这样就需要更多位的新的输入原始数据(P位)产生出一个新的地址。例如码率＝2/3时，可以把码率看成是＝4/6，这样，地址由一个10位二进制数组成，每4位新的输入原始数据产生出一个新的地址第1个地址 0000 00 a1a2a3a4第2个地址 00a1a2a3a4a5a6a7a8●●●●第n+1个地址a4n-5a4n-4a4n-3a4n-2a4n-1a2na4n+1a4n+2a4n+3a4n+4●●●●倍增码率的分子和分母的结果是编码表会增大，但每一次查表所得到的收缩卷积码输出的位数也会成倍增加，大大加快编码的速度。
编码表的实施例在本实施例中，编码表可如图4所示(1)码率＝7/8时，编码表的地址是13位，因此共有213＝8192个地址。每个地址a7n-5a7n-4a7n-3a7n-2a7n-1a7na7n+1a7n+2a7n+3a7n+4a7n+5a7n+6a7n+7中储存的内容是一个8位二进制数的收缩卷积码x7n+1，x7n+5，x7n+7，y7n+1，y7n+2，y7n+3，y7n+4，y7n+6
其中x7n-1，x7n+5，x7n+7根据公式(1)来计算x7n+1＝a7n+1+a7n+a7n-1+a7n-2+a7n-5x7n+5＝a7n+5+a7n+4+a7n+3+a7n+2+a7n-1x7n+7＝a7n+7+a7n+6+a7n+5+a7n+4+a7n+1如a7n-5a7n-4a7n-3a7n-2a7n-1a7na7n+1a7n+2a7n+3a7n+4a7n+5a7n+6a7n+7＝1 0 0 1 0 0 1 0 1 1 1 1 1时，x7n+1＝1+0+0+1+1＝1，x7n+5＝1+1+1+0+0＝1，x7n+7＝1+1+1+1+1＝1。
而 y7n+1，y7n+2，y7n+3，y7n+4，y7n+6根据公式(2)来计算y7n+1＝a7n+1+a7n-1+a7n-2+a7n-4+a7n-5y7n+2＝a7n+2+a7n+a7n-1+a7n-3+a7n-4y7n+3＝a7n+3+a7n+1+a7n+a7n-2+a7n-3y7n+4＝a7n+4+a7n+2+a7n+1+a7n-1+a7n-2y7n+6＝a7n+6+a7n+4+a7n+3+a7n+1+a7n(2)码率＝5/6时，编码表的地址是11位，因此共有211＝2048个地址。每个地址a5n-5a5n-4a5n-3a5n-2a5n-1a5na5n+1a5n+2a5n+3a5n+4a5n+5中储存的内容是一个6位二进制数的收缩卷积码x5n+1，x5n+3，x5n+5，y5n+1，y5n+2，y7n+4其中x5n+1，x5n+3，x5n+5根据公式(1)来计算，而y5n+1，y5n+2，y7n+4根据公式(2)来计算。
(3)码率＝3/4时，编码表的地址是9位，因此共有29＝512个地址。每个地址a3n-5a3n-4a3n-3a3n-2a3n-1a3na3n+1a3n+2a3n+3中储存的内容是一个4位二进制数的收缩卷积码x3n+1，x3n+3，y3n+1，y3n+2其中x3n+1，x3n+3根据公式(1)来计算，而y3n+1，y3n+2根据公式(2)来计算。
(4)码率＝2/3时，编码表的地址是8位，因此共有28＝256个地址。每个地址
a2n-5a2n-4a2n-3a2n-2a2n-1a2na2n+1a2n+2中储存的内容是一个3位二进制数的收缩卷积码x2n+1，y2n+1，y2n+2其中x2n+1根据公式(1)来计算，而y2n+1，y2n+2根据公式(2)来计算。
(5)码率＝1/2时，编码表的地址是7位，因此共有27＝128个地址。每个地址an-6an-5an-4an-3an-2an-1an中储存的内容是一个2位二进制数的收缩卷积码xn，yn其中xn根据公式(1)来计算，而yn根据公式(2)来计算。
一般来说，码率＝p/q时，编码表的地址是p+k-1位，因此共有2p+k-1个地址。每个地址中储存的内容是一个q位二进制数的收缩卷积码。这q位收缩卷积码如何排列是由这些码输出后的需要来决定的，可以如以上实施例所示，把根据公式(1)计算的码排在前，把根据公式(2)计算的码排在后，也可用其他的方式排列。
在保持码率不变的条件下，倍增码率的分子P＝L·p和分母Q＝L·q，那么编码表的地址会增加，每个地址中储存的收缩卷积码的长度也会成倍增加。例如码率＝2/3时，可以把码率看成是＝4/6，这样，编码表的地址是10位，因此共有210＝1024个地址。为了得到每个地址中储存的内容，需要把码率＝2/3时的收缩矩阵 水平重复，得到码率＝4/6时的收缩矩阵 由此可知，需要从每4对卷积码x4n+1x4n+2x4n+3x4n+4y4n+1y4n+2y4n+3y4n+4]]>中产生出下列6个收缩码x4n+1，x4n+3，y4n+1，y4n+2，y4n+3，y4n+4。这个6位二进制数的收缩卷积码就是地址a4n-5a4n-4a4n-3a4n-2a4n-1a2na4n+1a4n+2a4n+3a4n+4中储存的内容。
其中x4n+1，x4n+根据公式(1)来计算，而y4n+1，y4n+2，y4n+3，y4n+4根据公式(2)来计算。
编码表选择器的实施例如果码率＝7/8，则选择编码表1的输出作为收缩卷积编码的输出；如果码率＝5/6，则选择编码表2的输出作为收缩卷积编码的输出；如果码率＝3/4，则选择编码表3的输出作为收缩卷积编码的输出；如果码率＝2/3，则选择编码表4的输出作为收缩卷积编码的输出；如果码率＝1/2，则选择编码表5的输出作为收缩卷积编码的输出。
本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围内，对以上所述实施例的变化、变型都将落在本发明权利要求书的范围内。
权利要求
1.一种收缩卷积编码的单步高速方法，其特征在于所述的收缩卷积编码的单步高速方法包括下列过程(一)原始数据输入到多位地址产生器，产生多位地址；(二)不同的收缩矩阵有不同的编码表，编码表有m个根据收缩卷积编码生成多项式G1(X)和G2(X)及收缩矩阵1制定的编码表1；根据收缩卷积编码生成多项式G1(X)和G2(X)及收缩矩阵2制定的编码表2......及根据收缩卷积编码生成多项式G1(X)和G2(X)及收缩矩阵m制定的编码表m，其中每个编码表对应了一种收缩卷积编码的码率，所述的多位地址产生器中产生的每一个地址在m个编码表之一，由码率决定的表中找到相应的收缩卷积编码；(三)由编码表选择器根据所需要的码率选择一个相应的编码表，并把找到的收缩卷积编码作为输出发送出去。
2.如权利要求1所述的收缩卷积编码的单步高速方法，其特征在于所述的多位地址产生器产生多位地址是指码率＝p/q时，地址由一个p+k-1位二进制数组成(k是卷积码的约束长度)，每p位新的输入原始数据产生出一个新的地址。
3.如权利要求2所述的收缩卷积编码的单步高速方法，其特征在于所述的码率＝p/q时，在保持码率不变的条件下，倍增码率的分子P＝L·p和分母Q＝L·q，从而增加地址的位数，这样就需要更多位的新的输入原始数据(P位)产生出一个新的地址，倍增码率的分子和分母的结果是编码表会增大，每一次查表所得到的收缩卷积码输出的位数也会成倍增加，以加快编码的速度。
4.如权利要求1所述的收缩卷积编码的单步高速方法，其特征在于所述的根据收缩卷积编码生成多项式G1(X)和G2(X)是指G1(X)为G1(X)＝b0+b1X+b2X2+b3X3+......+bk-1Xk-1，其中b0，b1，b2，b3......，bk-1都是1位的二进制数(0或1)，这个生成多项式产生的是一种约束长度为k的卷积码，G1(X)用一个二进制数表示为b0b1b2b3......bk-1BIN，或用一个相当的八进制数来表示，输入原始数据为a1，a2......an......时，G1(X)产生的卷积码的计算公式是xn＝b0an+b1an-1+b2an-2+b3an-3+......+bk-1an-k+1公式(1)其中n＝1，2，3，......其中xn，an，an-1，an-2，an-3，an-6都是1位的二进制数(0或1)，+是“异或”逻辑运算G2(X)为G2(X)＝c0+c1X+c2X2+c3X3+......+ck-1Xk-1，其中c0,c1，c2，c3，......，ck-1都是1位的二进制数(0或1)，这个生成多项式产生的是另一种约束长度为k的卷积码，G2(X)用一个二进制数表示为cOc1c2c3......ck-1BIN，或用一个相当的八进制数来表示，输入原始数据为a1，a2.....an......时，G2(X)产生的卷积码的计算公式是yn＝c0an+c1an-1+c2an-2+c3an-3+......+ck-1an-k+1公式(2)其中n＝1，2，3，......其中yn，an，an-2，an-3，an-5，an-6都是1位的二进制数(0或1)，+是“异或”逻辑运算。
5.如权利要求1所述的收缩卷积编码的单步高速方法，其特征在于所述的收缩卷积编码有下列m个不同的码率和收缩矩阵(h＝1，2，......m)码率＝ph/qh(ph＜qh并且phx2≥qh)，其中ph(也就是p1，p2，......pm)和qh(也就是q1，q2，......qm)都是整数， 其中s11，s12，......，s1ph，s21，s22，......，s2ph是phx2个1位的二进制数(0或1)，并且这phx2个数中有qh个1，phx2-qh个0，收缩码的产生方式是从每ph对卷积码(组成一个相应的矩阵)xph·n+1xph·n+2......xph·n+phyph·n+1yph·n+2......yph·n+ph]]>中产生出qh个收缩码收缩矩阵中相应位置上的数为1，该一位卷积码被保留，收缩矩阵中相应位置上的数为0，该一位卷积码被删除，因为收缩矩阵中有qh个1，故产生出qh个收缩码；当码率＝1/2， 也就是，从每1对卷积码xnyn]]>中产生出下列2个收缩码xn，yn，此时没有任何收缩。
6.如权利要求1所述的收缩卷积编码的单步高速方法，其特征在于所述的编码表为码率＝p/q时，编码表的地址是p+k-1位，因此共有2p+k-1个地址，每个地址中储存的内容是一个q位二进制数的收缩卷积码，这q位收缩卷积码的排列是由这些码输出后的需要来决定的，在保持码率不变的条件下，倍增码率的分子P＝L·p和分母Q＝L·q，编码表的地址增加，每个地址中储存的收缩卷积码的长度也会成倍增加。
7.一种收缩卷积编码的单步高速装置，其特征在于所述的装置包括一多位地址产生器，原始数据输入到该多位地址产生器，产生多位地址；m个编码表根据收缩卷积编码生成多项式G1(X)和G2(X)及收缩矩阵1制定的编码表1，根据收缩卷积编码生成多项式G1(X)和G2(X)及收缩矩阵2制定的编码表2......及根据收缩卷积编码生成多项式G1(X)和G2(X)及收缩矩阵m制定的编码表m，其中每个编码表对应了一种收缩卷积编码的码率，所述的多位地址产生器中产生的每一个地址在m个编码表中找到相应的收缩卷积编码；一编码表选择器，由该编码表选择器根据所需要的码率选择一个相应的编码表，并把找到的收缩卷积编码作为输出发送出去。
全文摘要
本发明涉及一种收缩卷积编码的单步高速方法和装置，包括多位地址产生器；编码表；编码表选择器。本发明是将收缩卷积编码过程中的卷积编码和具有不同码率的收缩编码整合成一个单一的步骤，并通过一次查表的方式来完成这一步骤，本发明的另一个特性是每一次查表可以决定多位(比特)输出。这些特性大大加快了编码速度。查表所用的表格称为编码表，是根据卷积编码的生成多项式和收缩编码的收缩矩阵来制定的，编码表储存于内容固定的只读存储器(ROM)或内容可随时装载的随机存储器(RAM)中，也可用逻辑门电路来实现。本发明大大加快了编码速度，适用于高速数字通信系统。
文档编号H04N7/015GK1416273SQ0214525
公开日2003年5月7日 申请日期2002年11月13日 优先权日2002年11月13日
发明者林争辉, 林涛, 范然然, 肖世红 申请人:上海芯华微电子有限公司